本章では、FinFETおよびGAA（Gate-All-Around）に代表される微細化対応の新トランジスタ構造について、物理特性・電気特性・設計影響の観点から体系的に解説します。従来のプレーナMOSからの限界突破として、これらの3次元構造がいかにしてCMOSスケーリングを支えてきたかを学ぶことができます。
対象読者は、プロセスエンジニア、回路設計者、および先端ノードに関心をもつ教育・研究者です。
| 節番号 | ファイル名 | 内容概要 |
|---|---|---|
| 1.1 | f1_1_planar_limitations.md | プレーナMOSの限界と微細化の壁 |
| 1.2 | f1_2_finfet.md | FinFET構造の原理とプロセス概要 |
| 1.3 | f1_3_gaa.md | GAA構造とMulti-Nanosheet技術 |
| 1.4 | f1_4_comparison.md | プレーナ vs FinFET vs GAAの特性比較 |
| ファイル名 | 内容概要 |
|---|---|
| appendixf1_01_finfetflow.md | FinFETプロセスフロー詳細（48ステップ） |
| appendixf1_02_gaaflow.md | GAA Multi-Nanosheet FETプロセスフロー |
| appendixf1_03_finfet_vs_gaa.md | FinFETとGAAのプロセス比較と設計論点 |
images/ 以下に、構造断面図・ゲート包囲図・スケーリングロードマップ等を配置予定