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1.1 プレーナMOSの限界と微細化の壁

概要

従来のCMOSロジックにおいて広く用いられてきたプレーナ型MOSFETは、40nm以前のノードにおいて優れた性能と製造効率を誇っていた。しかし微細化が進むにつれ、以下のようなスケーリング限界が顕在化し始めた：

• 短チャネル効果（SCE）の増大
• オフリーク電流の上昇
• DIBLやしきい値電圧変動（Vth Variability）
• サブスレッショルド特性の劣化
• バルク電流・寄生容量の増大

この節では、これらの課題を明らかにし、FinFETやGAAへと進化する技術的背景を整理する。

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1.1.1 プレーナMOS構造の基本

• チャネルは基板表面上に形成され、ゲート電極が上面から制御
• 構造の単純性と製造の成熟度が利点
• 例：90nm・65nmノード世代まではプレーナ型が主流

🧠 しかし、チャネル長が30nm以下になると、ゲートが電界的にチャネルを制御しきれなくなる

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1.1.2 微細化とともに発生する問題

課題	内容
短チャネル効果（SCE）	ゲート制御が弱まり、電流リーク・スイッチング特性悪化
DIBL（Drain-Induced Barrier Lowering）	ドレイン電圧によりしきい値が下がり、誤動作リスクが増加
サブスレッショルド特性の悪化	SS（Subthreshold Slope）が80〜100 mV/decに増加
リーク電流の増加	オフ状態でも電流が流れ、消費電力が増加
バルク効果と寄生容量	高速動作時に信号遅延や電源ノイズが増大

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1.1.3 プロセス面での苦肉の対応策

• ハロウエル／スーパーソース・ドレインの導入
• 高チャネルドーピングによるVth制御
• ストレス・エンジニアリング（例：SiGe S/D）
• ハイk／メタルゲート導入（45nm世代〜）

⚠️ これらは一時的な解決策にすぎず、根本的な構造限界は解消されない

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1.1.4 設計上の限界

• Vthの変動（Variability）：
  • ランダムドーピングや界面粗さによるしきい値ばらつきが顕著に
• 駆動電流の限界：
  • ゲート長のスケーリングだけでは性能向上が見込めない
• RC遅延の増大：
  • 配線遅延との競合が深刻化（配線技術の進化が必要）

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1.1.5 構造的ブレイクスルーの必要性

対応技術	特徴
FinFET	ゲートの3面包囲によるSCE抑制、22nm世代で導入
GAA FET	ゲートの4面包囲による完全制御、2nm以降で本格化
CFET・VTFET	垂直統合によるさらなる集積化・低消費電力化

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図版リンク（予定）

• images/planar_scaling_limit.png：プレーナMOSの限界を示す概念図
• images/sce_effect.png：短チャネル効果によるバリア低下の模式図
• images/gate_control_comparison.png：ゲート包囲面の比較図（Planar vs FinFET vs GAA）

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まとめ

プレーナMOS構造は、半導体技術の黄金時代を支えてきた基本構造であった。しかし20nmを下回るノードでは、その物理的限界が顕在化し、構造の転換（FinFET、GAA）が避けられない状況となった。本節の内容は、これ以降の節（FinFET、GAA）の背景理解として基盤となるものである。