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1.2 FinFET構造：立体ゲートによる制御強化

概要

FinFET（Fin Field-Effect Transistor）は、プレーナ型MOSFETが直面する短チャネル効果（SCE）やDIBL（ドレイン誘起バリア低下）といった問題を克服するために開発された新構造デバイスである。ゲート電極がチャネル領域を3面から包囲する立体構造により、より強力なゲート制御を実現する。

本節では、FinFETの基本構造と物理的利点、そしてその形成に必要な主要プロセス概要を解説する。

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1.2.1 FinFETの構造原理

• Fin構造：
  • シリコン基板から立ち上がる「Fin」（ヒレ状構造）上にチャネルを形成。
  • 幅（Wfin）と高さ（Hfin）でチャネル断面積が決まり、ドライブ能力に影響。
• ゲート構造：
  • ゲート電極はFinの両側面＋上面をカバーし、三面ゲート制御を実現。
  • 包囲率が高いため、同じチャネル長でもしきい値制御性が向上。
• 特徴的な制御効果：
  • DIBL抑制、サブスレッショルド特性の改善（SS ≒ 70 mV/dec）
  • 複数Finを並列に使うことで、電流量のスケーリングが可能

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1.2.2 プレーナMOSとの違い

特性項目	プレーナMOSFET	FinFET
チャネル配置	基板面上	Fin構造（立体）
ゲート包囲面	1面（上面のみ）	3面（両側面＋上面）
SCE制御性	限界あり	優れている（短チャネル対応）
Fin数による設計	該当なし	離散的設計単位（1Fin, 2Fin…）

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1.2.3 プロセス概要

FinFET構造の形成には以下の主要工程が含まれる：

1. Shallow Trench Isolation（STI）：Finを立ち上げるための基板分離
2. Fin Patterning：
   • ArF液浸またはEUVリソグラフィによりFin形状を形成
   • RIEによる高アスペクト比エッチング（CD制御 ≦ 2nm）
3. Finの熱酸化ラウンド処理（オプション）：
   • Finエッジの平滑化と寸法チューニング
4. Gate Stack Formation：
   • ハイkゲート酸化膜（例：HfO₂）、メタルゲート（TiN）を立体的に成膜
5. Gate Patterning & S/D Formation：
   • Dummy gate方式またはGate First方式
   • 拡散領域の低抵抗化（シリサイド形成、エピタキシャルS/D等）

🔧 詳細な48ステップ工程は appendixf1_01_finfetflow.md を参照のこと。

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1.2.4 設計との関係

• Fin数の離散化：
  • チャネル幅の最小単位が1 Finとなり、Wは連続量ではなく段階的に変化。
  • 回路ライブラリも「2-Finセル」「3-Finセル」などで構成。
• PDK依存の設計制限：
  • 最小Finピッチ、Fin高さ制限、ゲート下Fin切断可否などのルール
  • Fin位置は設計時にグリッド整合させる必要あり
• 寄生要素とRC抽出：
  • 高アスペクト比Finに起因する寄生容量、GIDL、漏れ対策が必要
  • 配線層との3次元RCモデルに注意

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1.2.5 構造図（予定）

• images/finfet_structure.png：FinFETの断面構造
• images/finfet_gate_wrap.png：ゲート包囲のイメージ

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まとめ

FinFETは、プレーナMOSのスケーリング限界に対して非常に有効な構造変革であり、特に22nm〜5nm世代における主流トランジスタとして位置づけられる。ゲート包囲率とFin寸法制御の両立が鍵であり、設計者にとってはPDK依存の強い離散的な設計単位への対応が求められる。

次節では、これをさらに発展させたGAA構造について解説する。