⏱ jitter_and_skew.md – ジッタとスキューの理解と対策
Understanding and Mitigation of Jitter and Skew
📘 概要｜Overview
高性能LSI設計では、クロック信号の安定性と整合性が非常に重要です。
In high-performance LSI design, stability and consistency of the clock signal are critical.
特に、ジッタ（Jitter）とスキュー（Skew）はタイミング設計上の大きな課題です。
Jitter and skew are major challenges in timing design.
🔄 ジッタとは？｜What is Jitter?
| 項目｜Item | 説明｜Description |
|---|---|
| 定義｜Definition | クロックエッジの時間的ばらつき Temporal variation of clock edges |
| 種類｜Types | ランダムジッタ（RJ）: ノイズや電源変動による揺らぎ Random jitter (RJ): noise and supply variation 周期ジッタ（PJ）: 定周期ノイズによる揺らぎ Periodic jitter (PJ): deterministic periodic noise |
| 影響｜Impact | ・セットアップマージンの減少 Reduced setup margin ・ビットエラー率（BER）悪化（特にSerDes） Worsened BER, especially in SerDes |
🔁 スキューとは？｜What is Skew?
| 項目｜Item | 説明｜Description |
|---|---|
| 定義｜Definition | 同じクロックが異なる場所に届く時間差 Arrival time difference of the same clock at different sinks |
| 原因｜Causes | ・配線距離の不均一 Unequal wire lengths ・クロックツリーの非対称性 Asymmetry in clock tree ・バッファ数やセルばらつき Buffer count or cell variation |
| 影響｜Impact | ・セットアップ／ホールド違反 Setup/Hold violations ・グリッチや競合動作のリスク Risk of glitches or race conditions |
✅ 対策技術｜Mitigation Techniques
| 問題｜Issue | 対策｜Mitigation |
|---|---|
| ジッタ｜Jitter | ・PLLループ設計最適化 Optimize PLL loop design ・電源ノイズ対策（LDO, デカップリング） Power noise suppression with LDOs/decoupling ・シールド配線／GND参照強化 Shielded routing and strong ground reference |
| スキュー｜Skew | ・対称的なクロックツリー構成（H-Tree） Symmetric H-tree topology ・バッファ挿入とCTSの最適化 Buffer insertion and optimized CTS ・Post-CTS STAによる検証 Validation with post-CTS STA |
🧪 測定と解析｜Measurement and Simulation
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ジッタ：アイパターン観測（オシロスコープ）、ジッタアナライザによる波形測定
Jitter is evaluated using oscilloscope, eye-diagram analysis, or jitter analyzers. -
スキュー：レイアウト段階でSTA（Static Timing Analysis）を用いて解析
Skew is analyzed during layout using static timing analysis tools.
📚 関連章｜Related Chapters
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pll_basics.md：ジッタ源としてのPLL構造と特性
PLL as a source of jitter and its characteristics -
clock_tree_design.md：スキュー対策のためのCTS技術
Clock tree synthesis (CTS) techniques to mitigate skew