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🌳 clock_tree_design.md – クロックツリー設計と遅延最小化

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📘 概要

クロックツリー設計（Clock Tree Synthesis, CTS）は、チップ内の全てのクロック供給先に対して、同じタイミングでクロックが届くように設計する工程です。

タイミング不整合（スキュー）を最小化し、セットアップ／ホールド時間を確保することが、機能と信頼性の両面で重要です。

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🛠️ クロックツリーの基本構成

• クロックツリーは、通常、H型やバイナリツリー型のトポロジーで構築されます。
• 信号線だけでなく、バッファ挿入やリピータ配置によってクロックの到達タイミングを揃えます。
• EDAツールでは、自動でCTSを実行し、最適化レポートを出力します。

             ┌──────┐
             │ Root │ ← PLLからのクロック
             └──┬───┘
                │
        ┌───────┴────────┐
     ┌──┴──┐          ┌──┴──┐
     │ BUF │          │ BUF │
     └─┬───┘          └──┬──┘
       │                 │
   ┌───┴───┐         ┌───┴───┐
   │ FF1   │         │ FF2   │   ← 各フロップへ
   └───────┘         └───────┘

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🧮 最適化の観点

• スキュー（Skew）：異なるフロップ間でのクロック到達時間差。< 100ps が目安。
• インサートバッファ数：バッファによる負荷分散とタイミング調整。
• レイテンシ（Latency）：PLLから各FFまでの遅延。できるだけ均一に設計。

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⚠️ 実装時の注意点

• クロックネットは、通常の信号線とは 別レイヤー（高層金属） を使用する。
• 長距離配線では EM対策（Electromigration） や IRドロップ対策 が必要。
• CTS後には、ポストCTS STA（Static Timing Analysis） による検証が必須。

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📚 関連

• 第5章 SoC設計フロー の配置配線・タイミング設計と直結。
• 後述 jitter_and_skew.md にて、スキューの詳細とその対策を扱います。