Edusemi-v4x

🧩 Junction Isolation（接合型絶縁構造）

---

📘 概要

CMOSや高耐圧デバイスを安定に動作させるためには、異なる素子間での電気的干渉を防ぐ絶縁構造が不可欠です。
特に高耐圧デバイスでは、高電圧による寄生トランジスタ動作やサブストレート電流を抑える必要があります。

この章では、代表的な絶縁手法である：

• N-Well / P-Wellによるバルク型絶縁
• Deep N-Well構造（DNW）
• Junction Isolation（接合絶縁）

について、その特徴と設計上の留意点を整理します。

---

🏗️ 絶縁構造の比較

構造	特徴	用途
N-Well / P-Well	基本的なウェル絶縁	通常CMOS、低耐圧構成
Deep N-Well (DNW)	深いn層で広域絶縁	HV-CMOS、アナログ混載
Junction Isolation	PN接合による電気的隔離	LDMOS・高耐圧用途・面積効率良

---

🔬 Junction Isolationの仕組み

断面模式図（簡略）

P-Well（素子）
│
────┼───── N+ Buried Layer
↓
P-Sub（基板）

→ P/N/Pで寄生トランジスタが形成され得る
→ N層でガードされることで電気的遮断

• PN接合を利用して逆バイアスをかけることで、空乏層を形成し絶縁
• 面積効率が良く、LDMOSや高密度HVセルに向く
• ただし、寄生npn構造によるラッチアップに注意が必要

---

⚠️ 設計上の注意点

• 逆バイアス電圧を常時印加できる設計を前提にすること
• 寄生バイポーラ動作（npn、pnp）の解析が必要
• 熱拡散による絶縁劣化（熱導電性）にも注意

---

📚 教材的意義

• 物理構造と電気的絶縁の関係性を明確に理解できる
• 高密度化と高耐圧化の両立における設計トレードオフを学べる
• ラッチアップ対策や電源ノイズ対策に通じる応用知識

---

🔗 関連項目・章

• ldmos.md：高耐圧デバイスの電界制御と絶縁必要性
• layout_rules.md：絶縁レイアウトとセル間設計規則
• chapter4_mos_characteristics：寄生素子とサブストレート電流

---

© 2025 Shinichi Samizo / MIT License