Edusemi-v4x

🧩 HV-CMOS（High Voltage CMOS）

---

📘 概要

HV-CMOS（高耐圧CMOS）は、標準CMOSプロセスに準拠しながら高電圧動作を可能にしたMOSデバイス技術です。
主に以下の用途で利用されます：

• ゲートドライバ（パワーFETの制御）
• アナログ制御回路（電源ライン監視など）
• 高耐圧I/Oセル（5V〜30V駆動のインタフェース）

LDMOSが構造的に高耐圧化されるのに対し、HV-CMOSは標準CMOSの延長で制御性・集積性を重視します。

---

🏗️ 構造概要と特徴

HV-NMOS構造（例）
┌─────────────┐
│  Gate       │
├─────────────┤
│   LDD領域（ドレイン拡張） │ ← 耐圧確保
└─────────────┘
│   │   │
N+   N−   P-Sub

多重ウェル構造で絶縁と耐圧を確保

• ドレイン拡張（LDD領域）により電界集中を緩和
• ゲート酸化膜の厚膜化（5V以上対応）
• 多重ウェル絶縁（Deep N-Well + Shallow）：Substrateカップリング抑制
• CMOS互換のため、論理回路と同時設計が可能

---

🧪 動作と応用例

用途	解説
ゲートドライバ回路	NMOS/PMOSを用いた高電圧FET制御（例えば12V出力）
電源ラインのモニタ	高耐圧入力でADCや比較器に接続
フルブリッジ制御	HV-CMOS構成で上下スイッチのペア制御を実装可能

---

🔧 設計上の注意点

• オーバーシュート・静電放電（ESD）対策が重要：PMOSのゲート酸化膜破壊に注意
• サブストレートノイズの絶縁対策：アナログ信号との干渉を防ぐための隔離が必要
• HVセルライブラリ使用時のPDK制約の確認

---

📚 教材的意義

• 標準CMOSとの違いを明確にしながら実装レベルでの工夫を理解できる
• パワー制御とロジック統合の橋渡し技術として重要
• センサや電源回路などのアナログ混載SoC設計教育に適する題材

---

🔗 関連項目・章

• ldmos.md：より高耐圧・大電流対応の構造比較
• junction_isolation.md：絶縁構造の設計基盤
• chapter5_soc_design_flow：SoC内のアナログ・混載マクロ設計との関連

---

© 2025 Shinichi Samizo / MIT License