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📐 高耐圧デバイスのレイアウト設計と最適化

Layout Design and Optimization for High-Voltage Devices

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📘 概要｜Overview

高耐圧デバイス（LDMOS、HV-CMOS等）の信頼性には、物理レイアウト上の工夫が不可欠です。
Physical layout optimization is essential for the reliability of high-voltage devices such as LDMOS and HV-CMOS.

本章では以下の観点から最適化手法を紹介します：
This section covers optimization from the following viewpoints:

• ガードリング設計｜Guard ring implementation
• セル間距離の確保｜Spacing between devices
• CMPダミーパターン配置｜CMP dummy fill strategy
• 絶縁境界と熱設計｜Isolation and thermal planning

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🏗️ 設計項目と目的｜Design Items and Objectives

設計項目｜Item	目的｜Purpose	実装工夫｜Implementation
ガードリング Guard Ring	寄生トランジスタ抑制、電界集中緩和 Suppress latch-up and field stress	N+/P+接地リング、深ウェル併用 N+/P+ guard ring with deep well
セル間スペース Spacing	空乏層拡張、デバイス間絶縁 Depletion zone spacing, isolation	3〜5μm以上の空白確保 ≥ 3–5μm spacing
CMPダミー CMP Dummy	研磨ムラ抑制（dishing/erosion） Reduce CMP dishing	Dummy metal配置による密度調整 Dummy metal for density balance
熱設計 Thermal Design	熱集中回避、放熱促進 Prevent thermal hotspots	拡張パッド、幅広配線など Wide traces and thermal pads

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🧪 CMPダミーパターン｜CMP Dummy Fill

CMP（Chemical Mechanical Polishing）工程ではパターン密度差が問題となります。
Pattern density variations can cause dishing or erosion during CMP.

%%{init: {'flowchart': {'htmlLabels': false}} }%%
flowchart LR
    %% ===== Before (短い見出し) =====
    subgraph B["CMP前"]
        WA["配線A<br>Interconnect A"]
        GAP["（空白）<br>Open area"]
        WB["配線B<br>Interconnect B"]
        WA --- GAP --- WB
    end
    BNote["Before: Density mismatch<br>密度差あり → Dishing/Erosion リスク"]

    %% 中央：Dummy 挿入
    Mid["Dummy 挿入<br>Dummy Fill"]

    %% ===== After (短い見出し) =====
    subgraph A["CMP後"]
        WA2["配線A<br>Interconnect A"]
        D1["Dummy Fill<br>（非機能）"]
        WB2["配線B<br>Interconnect B"]
        D2["Dummy Fill"]
        WA2 --- D1 --- WB2 --- D2
    end
    ANote["After: Density balanced<br>ダミーで密度均し"]

    %% フロー接続と注記
    B --> Mid --> A
    B --- BNote
    A --- ANote

• 電気的には機能しないが、機械加工での均一性を確保
  Dummy metal does not carry current but improves polish uniformity
• PDKでの密度制限（例：10〜70%）に従う必要あり
  Follow dummy density rules in PDK (e.g., 10–70%)

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🧯 ガードリングとラッチアップ対策｜Guard Rings & Latch-up Protection

• N+/P+リングを高電圧端子周囲に配置
  Place N+/P+ guard rings around HV nodes
• GNDまたはウェルへ接続し、寄生npn/pnpを封じ込め
  Tie to GND or well to block parasitic paths
• LDMOSではリング多重化やDeep N-Wellの利用
  In LDMOS, use multiple rings and deep wells

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📚 教材的意義｜Educational Relevance

• 量産レベルの物理設計感覚を身につける
  Develop layout awareness for mass production
• 微細な製造制約（ばらつき、ノイズ、ラッチアップ）を実感
  Understand real-world limits like variation and latch-up
• テープアウト設計段階での必須視点を学ぶ
  Acquire critical knowledge for tape-out phase

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🔗 関連リンク｜Related Topics

• 📘 応用編 第2章｜高耐圧デバイス 全体README
  章全体の構成と関連技術の導入
  Chapter 2 Top: Overview of high-voltage devices and structure of this section

• dvdt.md
  dv/dt破壊と連動するレイアウト的配慮
  Layout design for dv/dt protection

• chapter5_soc_design_flow
  配置配線設計とDRCルール
  Place-and-route and DRC considerations

• chapter6_test_and_package
  CMPばらつきと電気テスト品質の関係
  CMP variation and its test impact

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© 2025 Shinichi Samizo / MIT License