高耐圧デバイス（LDMOS、HV-CMOS等）の信頼性を確保するには、物理レイアウトにおける工夫が不可欠です。
電界分布・熱拡散・製造ばらつきに影響する要素を理解し、量産設計レベルの最適化を行う必要があります。
この章では、以下の観点から設計ルールと実践的な最適化手法を解説します：
| 設計項目 | 目的 | 実装上の工夫 |
|---|---|---|
| ガードリング | 寄生ラッチアップ・電界集中の緩和 | N+/P+リング＋接地／ウェル接続 |
| セル間スペース | 空乏層の拡張／絶縁保持 | 3〜5μm以上の空白領域 |
| CMPダミーパターン | 平坦化工程のばらつき低減 | 規則的なdummy配列（配線密度維持） |
| 熱経路設計 | 熱集中防止／放熱制御 | 熱拡散層追加・配線幅拡大など |
CMP（Chemical Mechanical Polishing）工程では、パターン密度に差があると研磨ムラ（dishing・erosion）が生じ、デバイス性能にばらつきが出ます。
配線層（例）
┌─────┐ ┌─────┐
│配線A│ │配線B│ ← 密度差あり
└─────┘ └─────┘
↓ CMPダミーを挿入
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dvdt.md：物理破壊を防ぐためのレイアウト視点との連動© 2025 Shinichi Samizo / MIT License