⚡ dv/dt耐性と電界破壊対策
📘 概要
高耐圧デバイスでは、高電圧の印加そのものだけでなく、急峻な電圧変化（dv/dt）が原因でデバイスが破壊されることがあります。
特に問題となるのは：
- ゲート絶縁膜の局所電界集中による破壊
- 寄生トランジスタの不意な動作
- 配線誘導ノイズによるトリガ発生
この章では、dv/dtによる破壊メカニズムと設計・レイアウトでの対策を解説します。
⚠️ dv/dtによる破壊モード
| モード |
発生条件 |
対策例 |
| ゲート酸化膜破壊 |
瞬時にVgsが上昇（誘導など） |
ゲート酸化膜厚増／クランプ |
| ラッチアップ |
サブストレートに誘導 → 寄生npn動作 |
N-Wellガードリング配置／ウェルバイアス強化 |
| 過電流スパイク |
外部dv/dtが内部ドライバに誘導 |
スルーレート制御回路／ドレイン抵抗挿入 |
🧪 実例：dv/dt耐性テスト
- デバイス入力端子に急峻なパルス波形（e.g. 100V/ns）を印加
- 絶縁破壊の閾値観測：破壊モード・閾値・ラッチ有無を記録
- スパイク電流による回路誤動作の観測も併せて行う
🔧 設計上の対策
ゲート酸化膜破壊防止
- 酸化膜厚を設計上で厚めに確保（5〜10nm以上）
- ゲート抵抗／スナバ素子追加で過電圧を緩和
- 過電圧クランプ回路（Zener, TVS）の導入
配線レベルでのdv/dt対策
- HVノードはGNDや他信号から十分離隔
- トランジスタ間の寄生容量をシールド配置で抑制
- ガードリングによるラッチアップ領域分離
📚 教材的意義
- 単なる「耐圧」だけでなく、変化速度による設計制限への意識が育つ
- 物理設計と電気的制御のつながりを体感できる
- LDMOSやHV-CMOSの誤動作・破壊のメカニズム理解に貢献
🔗 関連項目・章
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