📘 0.18μm FeRAM Process Flow（強誘電体メモリプロセス）解説版
⚠️ 注意 / Notice
本プロセスフローは、三溝真一による構想・教育目的のプロセス設計に基づいています。実在する製品・製造フロー・企業機密とは一切関係ありません。
This process flow is a conceptual and educational design proposed by Shinichi Samizo. It is not related to any actual product, manufacturing process, or proprietary information.
🧭 概要 / Overview
本教材では、0.18μm CMOSロジックプロセスを基盤とした仮想構成により、FeRAM（強誘電体メモリ）の代表的な製造フローを解説します。
キャパシタ構造には Pt/PZT/Ti を採用し、Coサリサイド（CoSi₂）、多層Al配線（Metal-1〜3）＋Wプラグ接続構造など、実用プロセス技術と整合性のある構成です。
また、本構成では、メモリセル部（3.3V）とロジック部（1.8V）の二電源構成を想定しています。
これは、FeRAMセルの分極反転に十分な高電圧が必要である一方、ロジック回路は低電圧で動作させて消費電力と信頼性を確保するためです。
This document presents an educational process flow for FeRAM, constructed on a 0.18μm CMOS logic platform.
The capacitor stack is composed of Pt/PZT/Ti, and the flow includes Co salicide (CoSi₂), triple-layer Al interconnects with W-plug via structure, and other practical fabrication steps.
The design assumes a dual-voltage configuration with 3.3V for memory cells and 1.8V for logic circuits.
This is because FeRAM cells require a sufficiently high voltage for polarization switching, while logic circuits operate at lower voltage for reduced power consumption and improved reliability.
📋 プロセスフロー要約 / Process Flow Summary
| 工程カテゴリ / Process Category | 主な処理 / Main Process | 目的 / Purpose |
|---|---|---|
| 素子分離 / Isolation | STI形成、CMP平坦化、犠牲酸化膜 STI formation, CMP planarization, sacrificial oxidation |
素子間リーク防止・注入前表面改質 Isolation and surface preparation before implantation |
| ウェル・チャネル / Well & Channel | N/Pウェル形成、チャネル注入 N/P well formation, channel doping |
デバイス基盤形成、Vth調整 Well structure and threshold control |
| ゲート・ソースドレイン / Gate & S/D | G1/G2酸化、Poly-Siゲート形成、LDD、深拡散、CoSi₂サリサイド G1/G2 oxidation, poly-Si gate, LDD, S/D, CoSi₂ salicide |
CMOSデバイス完成 Complete CMOS transistor formation |
| コンタクト層 / Contact & 2nd ILD | ILD堆積、コンタクト開口、TiNバリア、Wプラグ形成 ILD deposition, contact via, TiN barrier, W plug |
デバイス〜配線の接続 Connect device to interconnect layers |
| キャパシタ / FeRAM Capacitor | Pt/PZT/Tiキャパシタ積層、AlOx保護（二重膜） Pt/PZT/Ti capacitor stack, dual AlOx protection |
FeRAMセル形成 FeRAM cell formation |
| BEOL配線 / BEOL Interconnects | Al配線（M1〜M3）、Wプラグ、CMP平坦化 Al interconnects (M1–M3), W plugs, CMP |
多層配線接続 Multilayer interconnect wiring |
| Pad・Passivation | 厚膜Alパッド、SiN/SiO₂パッシベーション Thick Al pads, SiN/SiO₂ passivation |
外部I/O保護、長期信頼性 External I/O protection, long-term reliability ※ 通常の水素シンター工程は PZT還元劣化防止のため削除 Hydrogen sintering omitted to avoid PZT degradation |
👉 フルフロー表はこちら → feram_full_process_table.md
🧠 FeRAM特有工程の詳細解説 / Detailed Explanation of Key FeRAM Steps
🔽 キャパシタ形成（Pt/PZT/Ti） / Capacitor Formation (Pt/PZT/Ti)
| 工程 / Step | 内容 / Description |
|---|---|
| TI1-SP（下部） | TiスパッタによるPt密着層（約300Å）。 Ti sputtering adhesion layer for Pt (~300Å). |
| Pt-SP | Pt下部電極（1000–1500Å）。MEMSピエゾに比べて相対的に厚く見えるが、PZT層が薄いためであり一般的な範囲。 Pt bottom electrode (1000–1500Å). Appears relatively thick compared to MEMS piezo devices, but this is due to thinner PZT in FeRAM; still within typical range. |
| PZT-COT / PZT-ANL | PZTスピンコート（~100–200 nm）＋アニールによりペロブスカイト結晶化。 PZT spin coating (~100–200 nm) + annealing for perovskite crystallization. |
| TI2-SP（上部） | 上部電極（約50–100 nm）、Al配線とのバッファ機能。 Top electrode (~50–100 nm), acts as buffer to Al wiring. |
| 結晶配向確認 | 上部電極形成後、XRDによる配向評価 を実施し、PZTの(100)/(111)面配向を確認。 After top electrode, orientation is verified by XRD analysis, confirming PZT (100)/(111) planes. |
| CAP-PH / CAP-ET | Pt/PZT/Tiのパターニング。PtはCMP不可のためIBE等の物理エッチングを使用。 Pt/PZT/Ti patterning; CMP not applicable, requires IBE or other physical etching. |
📘 補足 / Notes
- FeRAMのPZT膜厚（100–200 nm）は、MEMS薄膜ピエゾ素子（0.8–2 µm）の約1/5〜1/10。
- このため、同じオーダーのPt電極厚でも、FeRAMでは電極が相対的に厚く見える。
- 電極厚は導電性・耐久性とパターニング性のバランスで決定される。
🔽 保護膜形成（AlOx） / Protective Layer Formation (AlOx)
| 工程 / Step | 内容 / Description |
|---|---|
| ALOX-SP / ALOX-DP | スパッタ＋ALDによるAlOx保護膜（二重膜）、ピンホール制御が鍵。 AlOx protection by sputter + ALD (dual layer); pinhole suppression is key. |
| ALOX-PH / ALOX-ET | 開口形成、後続配線層との接続用。 Via opening for subsequent interconnect. |
🔽 接続構造（Metal-0〜Via-0） / Interconnect Structure (Metal-0 to Via-0)
| 工程 / Step | 内容 / Description |
|---|---|
| HLX-DP | PE-TEOSによるILD-0堆積。 ILD-0 deposition using PE-TEOS. |
| HLX-PH / HLX-ET | Via-0開口形成。 Lithography + etching for Via-0. |
| TINX-SP | Ti/TiNバリア層形成（約300Å）。W拡散防止。 Ti/TiN barrier (~300Å), prevents W diffusion. |
| HWX-DP / HWX-CMP | Wプラグ充填とCMP平坦化。キャパシタ→M1接続を確立。 W plug fill + CMP; connects capacitor to Metal-1. |
⚠️ 水素還元によるPZT特性劣化対策 / Mitigation of PZT Degradation by H₂
| 項目 / Item | 内容 / Description |
|---|---|
| 懸念事項 | 水素還元によりPZTのヒステリシス特性が劣化（インプリント）。 Hydrogen reduction degrades PZT hysteresis (imprint). |
| 対策 | AlOx二重保護膜で隔離。最終の水素シンター工程を削除。 Dual AlOx layers isolate PZT; final hydrogen sintering excluded. |
| 改善 | HfZrO₂採用で水素耐性向上。420℃ H₂シンター対応可能。 HfZrO₂ provides hydrogen resistance, enables 420℃ H₂ sintering. |
👉 詳細は 技術ノート HfO₂系の水素対応性 を参照。
👉 For details, see Tech Note: HfO₂ Hydrogen Compatibility.
📘 特性評価 / Property Evaluation
| 評価手法 / Method | 内容 / Description |
|---|---|
| ヒステリシス測定 (PUND法) | Pm, Pr, Vcを測定。FeRAM保持特性を評価。 Measures Pm, Pr, Vc using PUND method; evaluates retention. |
| バタフライカーブ | PZTアクチュエータの変位特性。 Voltage–displacement curve of PZT actuators. |
| DBLI法 | 二重ビームレーザー干渉法による変位評価。 Displacement measured by Double Beam Laser Interferometry (DBLI). |
👉 詳細は FeRAMピエゾ評価法 を参照。
👉 See FeRAM Piezo Evaluation Principles for details.
📝 補足 / Notes
-
PZT膜のZr/Ti比と焼成条件は、スイッチング特性・保持特性に大きく影響。
Zr/Ti ratio and annealing conditions of the PZT film greatly affect switching and retention properties. -
AlOx膜の品質（密度・膜厚均一性）は長期信頼性に直結。
Quality of AlOx film (density and thickness uniformity) directly impacts long-term reliability.
📄 0.18μm CMOS Device Parameter
👉 0.18um_etests_summary_unified.md
本資料では、0.18μm CMOSプロセスにおける E-test評価パラメータ を用いて、
1.8V / 3.3V / 5.0V 各動作電圧デバイスの特性比較を行っています。
This document compares device characteristics for 1.8V / 3.3V / 5.0V CMOS devices,
based on key E-test parameters such as threshold voltage, saturation current,
transconductance, leakage current, breakdown voltage, and subthreshold slope.
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👤 執筆者 / Author
| 項目 / Item | 内容 / Details |
|---|---|
| 著者 / Author | 三溝 真一（Shinichi Samizo） |
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📄 ライセンス / License
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