📘 0.18μm FeRAM Process Flow（強誘電体メモリプロセス）

⚠️ 注意 / Notice
本プロセスフローは、三溝真一による構想・教育目的のプロセス設計に基づいています。実在する製品・製造フロー・企業機密とは一切関係ありません。
This process flow is a conceptual and educational design proposed by Shinichi Samizo. It is not related to any actual product, manufacturing process, or proprietary information.

🧭 概要 / Overview

本教材では、0.18μm CMOSロジックプロセスを基盤とした仮想構成により、FeRAM（強誘電体メモリ）の代表的な製造フローを解説します。
キャパシタ構造には Pt/PZT/Ti を採用し、Coサリサイド（CoSi₂）、多層Al配線（Metal-1〜3）＋Wプラグ接続構造など、実用プロセス技術と整合性のある構成です。

また、本構成では、メモリセル部（3.3V）とロジック部（1.8V）の二電源構成を想定し、レベルシフタを用いた信号接続設計も考慮されています。

This document presents an educational process flow for FeRAM, constructed on a 0.18μm CMOS logic platform.
The capacitor stack is composed of Pt/PZT/Ti, and the flow includes Co salicide (CoSi₂), triple-layer Al interconnects with W-plug via structure, and other practical fabrication steps.

This flow assumes a dual-voltage design with 3.3V for memory cells and 1.8V for logic circuits, including signal-level conversion through level shifters.

🔧 プロセスの主な特徴 / Key Features

🔍 電圧別MOS構成プロセス要点 / Voltage-Specific MOS Integration Summary

🔬 G1/G2酸化工程の逆Tox制御戦略 / G1/G2 Oxidation Strategy (Inverse Tox Scheme)

本プロセスでは、動作電圧ごとにゲート酸化膜厚を調整するため、逆Tox制御を用いています。
This process adopts an inverse Tox scheme to control gate oxide thickness by operating voltage.

⚙️ 工程フロー / Process Flow

📏 最終Tox / Final Oxide Thickness

📋 フルプロセスフロー / Full Process Table

🧠 FeRAM特有工程の詳細解説 / Detailed Explanation of Key FeRAM Steps

🔽 キャパシタ形成（Pt/PZT/Ti）

🔽 Capacitor Formation (Pt/PZT/Ti)

• TI1-SP（下部） / TI1-SP (Bottom Layer)
  Tiスパッタ。Ptとの密着性を確保するアドヒージョン層（約300Å）。
  Ti sputtering as an adhesion layer to ensure bonding with Pt (approx. 300Å).

• Pt-SP
  下部電極。高耐久性・導電性を持つPt層（1000〜1500Å）。
  Bottom electrode using Pt with high durability and conductivity (1000–1500Å).

• PZT-COT / PZT-ANL
  PZT強誘電膜のスピンコートとアニール処理。ペロブスカイト構造への結晶化が必要。
  Spin coating and annealing of PZT ferroelectric film; crystallization into a perovskite phase is required.

• TI2-SP（上部） / TI2-SP (Top Layer)
  上部電極。配線またはAl層とのバッファとしても機能。
  Top electrode; also serves as a buffer to wiring or Al layers.

• 結晶配向性の確認 / Crystallographic Orientation Check
  上部電極形成後、PZTの(100)または(111)面配向を確認するため、XRD（X線回折）評価を実施。
  After top electrode formation, XRD (X-ray diffraction) is performed to verify the (100) or (111) orientation of the PZT film

  FeRAM薄膜の結晶性評価については、XRD解析の基本と応用を参照してください。

• CAP-PH / CAP-ET
  Pt/PZT/Ti構造のパターニング工程。Ptは化学的エッチングが困難なため、CMPではなくイオンミリング（IBE）などの物理エッチング技術が用いられる。
  Patterning of the Pt/PZT/Ti structure. Since Pt is resistant to chemical etching, CMP is not applicable; physical etching such as ion beam etching (IBE) is typically employed.

🔽 保護膜形成（AlOx）

🔽 Protective Layer Formation (AlOx)

• ALOX-SP / ALOX-DP
  スパッタまたはALDによるAlOx保護膜形成。ピンホール制御が信頼性の鍵。
  AlOx protective layer deposition via sputtering or ALD; pinhole suppression is critical for reliability.

• ALOX-PH / ALOX-ET
  開口形成工程。後続の配線層との電気接続部を形成。
  Photolithography and etching to expose connection areas for subsequent wiring layers.

🔽 接続構造（Metal-0〜Via-0）

🔽 Interconnect Structure (Metal-0 to Via-0)

• HLX-DP
  PE-TEOSによるILD-0（層間絶縁膜）堆積。
  Deposition of ILD-0 (interlayer dielectric) using PE-TEOS.

• HLX-PH / HLX-ET
  Via-0パターニングとエッチングで開口を形成。
  Lithography and etching to form Via-0 openings.

• TINX-SP
  Ti/TiNスパッタ（約300Å）でバリア層形成。Wプラグとの反応防止。
  Ti/TiN sputtered barrier layer (~300Å) to prevent interaction with W plug.

• HWX-DP / HWX-CMP
  W-CVDとCMPによるVia-0の形成。キャパシタからMetal-1への電気接続を確立。
  Formation of Via-0 by W-CVD and CMP; enables electrical connection from capacitor to Metal-1.

⚠️ 特記事項：水素還元によるPZT特性劣化への対策

⚠️ Note: Mitigation of PZT Degradation by Hydrogen Annealing

• 懸念事項 / Concern
  FeRAM構造では、後工程（特に最終水素アニール）における水素還元作用により、PZT膜のヒステリシス特性が劣化（インプリント）する可能性がある。
  In FeRAM structures, hydrogen exposure during backend processes (especially final hydrogen annealing) can degrade the hysteresis characteristics of the PZT layer (so-called imprint effect).

• 対策 / Countermeasure
  これを防ぐために、AlOx保護膜をスパッタ＋ALDの二重構造で形成し、PZT層を水素雰囲気から隔離する。さらに、最終の水素シンター工程は本フローから除外している。
  To prevent this issue, a dual-layer AlOx protective film (sputtering + ALD) is employed to isolate the PZT layer from hydrogen atmosphere. Moreover, final hydrogen sintering is intentionally excluded from this process flow.

✅ 改善事項：HfZrO₂採用による水素工程対応性の向上

✅ Improvement: Enhanced Hydrogen Process Compatibility by Adopting HfZrO₂

PZT型FeRAMでは、水素還元により特性劣化が生じるため、保護膜形成や水素アニールの回避が必要だった。
In PZT-based FeRAM, performance degradation caused by hydrogen reduction necessitated the use of protective barrier films and exclusion of hydrogen annealing from the backend process.

一方、HfZrO₂系FeRAM/FeFETは水素耐性に優れ、CMOS準拠の420 °C水素シンターも工程に含めることが可能であり、
プロセス整合性と量産性が大幅に改善される。
In contrast, HfZrO₂-based FeRAM/FeFET offers excellent hydrogen resistance, allowing inclusion of standard 420 °C hydrogen sintering in the process flow, resulting in significant improvements in CMOS compatibility and manufacturability.

👉 詳細はこちらの技術ノートを参照。
👉 For details, see this technical note.

📘 FeRAM / 薄膜ピエゾ特性評価（ヒステリシス・変位・DBLI測定）

FeRAM / Thin-Film Piezoelectric Evaluation Principles (Hysteresis, Displacement, DBLI)
👉 feram_piezo_evaluation_principles.md

• ✅ FeRAMのヒステリシス特性（Pm, Pr, Vc）と PUND法 の原理解説
  Explanation of ferroelectric hysteresis loops
  (Pm: maximum polarization, Pr: remanent polarization, Vc: coercive voltage)
  and the PUND (Positive-Up-Negative-Down) measurement method.

• ✅ PZTアクチュエータのバタフライカーブとDBLI法による変位評価
  Butterfly curve (voltage–displacement characteristics) of PZT actuators,
  and displacement evaluation using the DBLI (Double Beam Laser Interferometry) method.

📄 0.18μm CMOS Device Parameter

👉 0.18um_etests_summary_unified.md

本資料では、0.18μm CMOSプロセスにおける E-test評価パラメータ を用いて、
1.8V / 3.3V / 5.0V 各動作電圧デバイスの特性比較を行っています。
This document compares device characteristics for 1.8V / 3.3V / 5.0V CMOS devices,
based on key E-test parameters such as threshold voltage, saturation current,
transconductance, leakage current, breakdown voltage, and subthreshold slope.

🔗 関連教材リンク / Related Links

• 🔬 0.18μm CMOSロジックプロセス
  0.18μm CMOS logic process flow (educational model)

• 🔬 0.18μmCMOS 1.8V/3.3V/5V混載フロントエンドプロセス
  0.18μm CMOS 1.8V/3.3V/5V frontend process flow (educational model)

• 📐 MOSトランジスタの特性と信頼性
  MOS transistor characteristics and reliability

• 💾 メモリ技術： SRAM / DRAM / FeRAM / MRAM / 3DNAND
  Memory technologies: FeRAM / ReRAM / MRAM

📝 補足 / Notes

• PZT膜のZr/Ti比と焼成条件は、スイッチング特性・保持特性に大きく影響。
  Zr/Ti ratio and annealing conditions of the PZT film greatly affect switching and retention properties.

• AlOx膜の品質（密度・膜厚均一性）は長期信頼性に直結。
  Quality of AlOx film (density and thickness uniformity) directly impacts long-term reliability.