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4.5 設計評価レポートと比較（FSM / PID / SoC）

🎯 本節の目的

• FSM / PID / SoC 各モジュールの物理設計結果（面積・DRC・LVS・タイミング）を比較
• OpenLaneフローによる教育・評価活用を前提とした観点を提示
• 論理構成と物理実装結果の相関関係を把握する

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📐 面積・インスタンス数の比較

モジュール	セル面積（例）	インスタンス数（例）
FSM	1200 µm²	150
PID	3500 µm²	420
SoC (FSM+PID)	5400 µm²	610

※数値は例示であり、OpenLane実行条件や設計内容に依存します。

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⏱️ タイミング評価（setup slack）

各 reports/synthesis/timing.rpt または signoff レポートより：

• slackが 正（+） であればタイミングクリア
• setup violation = 0 が望ましい

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📏 配線密度とCore Utilization

モジュール	FP_CORE_UTIL	実効配線密度	備考
FSM	30	約 20%	比較的疎な配置
PID	30	約 28%	算術ロジックの密度上昇
SoC	45	約 35%	統合による密度上昇

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🧪 DRC / LVS 比較表

モジュール	DRC	LVS
FSM	OK	OK
PID	OK	OK
SoC	OK	OK

DRC/LVSエラーが出た場合は、floorplan見直しや PL_TARGET_DENSITY の調整を検討

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💬 考察の視点

• FSMは論理的に単純で、面積効率に優れる
• PIDは演算子・パラメトリックな部分が多く、設計サイズが大きい傾向
• SoC統合により I/O数や信号線が増加 → floorplanと配線の最適化が鍵

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✅ まとめ

• FSM/PID/SoC 各構成の物理特性をOpenLaneで数値化・可視化できる
• 面積・DRC・タイミングなど教育評価軸として活用可能
• 次節では生成されたGDSの可視化を行い、構造的特徴を確認する

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