2.4 実例紹介：AMD・Intel・Appleのパッケージング戦略
🎯 目的
この節では、主要な半導体企業がどのようにチップレット／2.5D／3Dパッケージ技術を製品に取り入れているかを、実例ベースで紹介します。
🔶 AMD：Infinity Fabricによるマルチチップアーキテクチャ
✦ Ryzen / EPYC（Zen以降）
- 構成：小型のCPUダイ（CCD） + I/Oダイ（IOD）の分離構造
- 接続：Infinity Fabric（独自プロトコル）
- メリット：スケーラビリティ、歩留まり向上、コスト低減
| 製品 |
特徴 |
備考 |
| Ryzen 3000/5000 |
CCD + IOD構成（7nm + 12nm） |
ロジック混載を回避 |
| EPYC（Rome） |
最大8CCD + 1IOD |
高性能サーバ向け |
🔷 Intel：EMIBとFoverosによる垂直・水平接続の両立
✦ EMIB（Embedded Multi-die Interconnect Bridge）
- 小型インターポーザを部分配置してチップ間を橋渡し
- コスト削減と高密度接続を両立
✦ Foveros（3D）
- ロジックチップ同士のTSV積層
- Intel Lakefieldに初搭載（2019）
| 技術 |
製品例 |
備考 |
| EMIB |
Stratix 10 |
FPGA/メモリ連携 |
| Foveros |
Lakefield, Meteor Lake |
3D CPU積層構造 |
🍏 Apple：UltraFusionによるロジックダイ連結
✦ M1 Ultra（2022）
- 2個のM1 Maxダイをパッケージレベルで接続
- UltraFusionと呼ばれる高帯域I/Fで1チップのように振る舞う
| 項目 |
内容 |
| バス帯域 |
最大2.5 TB/s |
| 実装 |
2.5D（インターポーザ）型に近い |
| 狙い |
チップサイズ制限を超えて性能拡張 |
🧩 事例にみる技術選定の視点
| 観点 |
AMD |
Intel |
Apple |
| 接続構造 |
複数ダイの水平連結 |
部分インターポーザ／垂直積層 |
ロジック同士のパッケージ連結 |
| コスト志向 |
高 |
中 |
高（性能優先） |
| 再利用性 |
高（CCD再利用） |
中（製品毎設計） |
低（M1 Ultra限定） |
📎 次節への接続
次節 2.5：設計上の課題 では、これらの構造を設計・量産するうえで直面する熱・テスト・歩留まりといった課題とその対策について詳述します。