2.2 2.5D実装技術：シリコンインターポーザとCoWoS
🧭 2.5Dパッケージとは
2.5Dとは、複数のチップ（チップレット）をシリコンインターポーザや再配線層（RDL）上に横並びに配置する実装方式です。垂直方向に積層する3Dに比べて熱やテストの自由度が高く、設計・製造の柔軟性が得られます。
🧱 シリコンインターポーザ（Si Interposer）
✦ 構造
- 配線層付きの貫通孔なしシリコン基板（多層メタル配線付き）
- ロジック・メモリチップをμ-bumpで接続
- 下層にFC-BGAサブストレート
✦ 特徴
| 項目 |
内容 |
| 配線幅/間隔 |
1–5 µm程度（再配線層より高密度） |
| バンプピッチ |
40–100 µm（標準的μ-bump） |
| 主用途 |
HBM接続、GPU/ASIC統合 |
🏗️ 実装例：TSMC CoWoS（Chip-on-Wafer-on-Substrate）
✦ 概要
- TSMCが提供する商用2.5D実装技術
- HBM + GPUやASIC複数連結に採用
✦ 工程概要
- チップダイをシリコンインターポーザ上に搭載
- インターポーザとチップをμ-bump接合
- Wafer-levelで全体封止・テスト
- FC-BGAへ実装（substrate attach）
🔧 その他の2.5D手法
| 実装 |
概要 |
企業 |
| EMIB |
小型インターポーザによるブリッジ接続 |
Intel |
| RDL-Interposer |
高密度再配線によるチップ間接続 |
ASE, Amkor |
| Organic Interposer |
有機基板による簡易実装（低コスト） |
一部低価格SoC |
🔎 メリットと制約
| 項目 |
メリット |
制約 |
| 配線 |
高密度・短距離伝送 |
配線レイアウト制約 |
| 熱 |
平面展開で放熱良好 |
HBM等の局所発熱あり |
| テスト |
チップ単体で可能 |
バンプ不良の検出は要工夫 |
| コスト |
3Dより低コスト |
インターポーザ自体は高価 |
📎 次節への接続
次節 2.3：3D積層技術 では、TSVやハイブリッドボンディングを用いた垂直実装技術について詳しく解説します。