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4.1 PoC仕様全体の概要と設計目的

本節では、本章で取り扱うPoC（Proof of Concept）設計の全体像を整理し、その目的・対象範囲・想定読者・実習の位置づけを明確にします。

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🎯 設計PoCの目的

• Sky130 PDKを活用した「動く設計」の完成体験
• 仕様書 → RTL → 検証 → 物理設計 → GDS出力の一貫したフロー習得
• 小規模ながらもSoC設計のエッセンス（FSM、演算、制御）を含む
• 検証可能なPoC構成であり、今後の拡張（CPU, I/F, メモリ）にもつなげられる構造

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🧩 PoC構成ブロック

以下の3ブロックを主対象とします：

ブロック	機能	主な学習項目
FSM	状態遷移と制御生成	クロック同期回路、状態エンコーディング
MUX（2:1）	信号切り替え	組み合わせ回路、レイアウト単純化
Adder（4bit）	A + B演算	計算回路、ゲート規模、タイミング特性

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📐 設計スコープ

項目	内容
PDK	Sky130 Open PDK（SkyWater Technology提供）
言語	Verilog RTL（SystemVerilogは使用しない）
ツール	OpenLane v2 + Magic + Netgen + KLayout
出力	最終GDS、DRC/LVS通過済み
制約	小規模（1,000ゲート以下）、フルカスタム不要
拡張性	複数PoC合成によるSoC化への発展余地あり

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🧑‍🏫 対象読者

• RTL設計経験が浅く、物理設計まで踏み込んだ経験がない学生・初学者
• Sky130やOpenLaneを使ってみたいが、PoC構成が思いつかない設計者
• 半導体設計教育における実習教材の設計例を探している指導者層

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🏁 PoCの実習ゴール

• ✅ RTL記述・シミュレーションによる動作確認（testbench含む）
• ✅ OpenLaneでの論理合成 → 配置配線 → GDS出力までの通過
• ✅ DRC / LVS / STA チェックの最小通過（形式検証）
• ✅ 波形出力と設計結果のレポート作成

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🔗 次節への接続

次節4.2では、FSM・MUX・Adder各ブロックの機能仕様・I/O定義・状態遷移表・真理値表を明示し、Verilog設計に直結する構造へと落とし込みます。