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🛡️ ラッチアップ防止と寄生トランジスタ対策

📘 概要

CMOS構造では、基板中に形成される寄生バイポーラ構造が原因で、「ラッチアップ」と呼ばれる破壊的な電流が流れる可能性があります。

このセクションでは、ラッチアップの発生機構とレイアウト設計上の予防策を解説します。

⚠️ ラッチアップとは？

項目	内容
構造	P-Well/N-Well間に形成されるPNPN構造（SCR構造）
誘因	静電気、過渡的な電圧、電源ノイズなど
現象	寄生バイポーラトランジスタが自己維持的にON状態に
結果	電源-GND間に大電流が流れ、素子が破壊される可能性

🔬 発生モデル：寄生SCR構造

    Anode(VDD)
       │
    P+ (N-Well)
       │
   N-Well
       │
    N+ (Base)
       │
    P-Well
       │
    P+ (Cathode: GND)

  このように、**P-N-P-N**構造が無意識に形成されるため、**物理的な隔離・電位制御が必要**です。

🛠️ レイアウトでの主な対策

対策方法	内容
Guard Ring	GNDまたはVDDに接続されたリング状P+/N+構造で寄生電流のパスを制御
Well Tap配置	Well電位を安定化させ、ベース領域の浮遊を防止
ディープウェルの導入	N-WellとP-Well間を距離的・構造的に隔離（高耐圧プロセス等で使用）
デバイス間の距離確保	P/N領域間の最小隔離距離を設計ルールで遵守

📐 設計ルールの一例（0.18μm）

Guard Ring幅：最低 3μm以上（電流容量に応じて拡大）
Well Tap間隔：40〜60μm以下で連続配置
Latchup Check：DRCとは別に専用ツールで確認可能（LUPチェック）

🎯 教材的意義

「構造的な事故」＝ラッチアップという回路では見えない実装リスクを理解
ガードリングの必要性を論理ではなく構造で説明できる力を養成
アナログ・混載領域では特に重要な設計視点として定着させる

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