⚠️ ESD概要と保護設計の重要性
📘 概要
ESD（Electrostatic Discharge：静電気放電）は、人体や装置などに蓄積された静電気が半導体チップに放電される現象です。
この瞬間的な高電圧（数百V〜数kV）は、ICの微細な構造を破壊し、動作不良や故障の主因となります。
現代の微細CMOSでは、ESDは「設計段階で対策すべき前提条件」であり、信頼性設計の出発点とも言えます。
💡 なぜESDが問題なのか？
- 電圧スパイク：数kVのパルスが数ns〜数10nsで発生
- 電流量：1A〜10A以上のピーク電流が流れる場合もある
- 対象：I/O端子、電源ライン、GND、アナログ信号端子 など
- 結果：酸化膜破壊、配線溶断、寄生トランジスタの誘導動作など
🧪 ESDの主な発生モデル
| モデル |
意味・状況 |
電圧・電流の目安 |
| HBM（Human Body Model） |
人が触れた瞬間の放電 |
±2kV、1A〜3A |
| MM（Machine Model） |
機器や治具による放電 |
±200V、数A |
| CDM（Charged Device Model） |
IC自体が帯電して放電 |
±1kV〜2kV、10A以上（高速） |
- 特にCDMは高速・高電流で破壊力が強く、近年の主因
🔧 設計におけるESD保護の基本方針
- 外部からの放電電流を素早く逃がすパスを用意する
- デバイス内部の脆弱な領域（ゲート酸化膜など）を通させない
- 保護素子を回路手前に配置（I/O → ESD保護 → 本回路）
🔁 設計フローにおける位置づけ
[外部I/O] → [ESD保護素子] → [ESD制限抵抗] → [本回路]
- パッドセル内にESD素子を実装（GGNMOS、ダイオード等）
- 回路によって1.8V系・3.3V系で保護構造を分離設計
- アナログ端子やミックスド信号ラインは特に注意
📚 教材的意義
- 回路設計者がESDを回避する回路と物理構造の両面を学べる
- 実際の破壊事例と結びつけることで品質保証との接点を持てる
- 設計段階からの防御的思考（Defensive Design）を育成できる
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