6.2 ウエハテスト：製品品質の見極めと流出防止
6.2 Wafer Testing: Identifying Good Chips and Preventing Defect Leakage
ウエハテスト（WAT: Wafer Acceptance Test）は、チップごとの品質を検査し、後工程に進めるかを判断する工程です。
Wafer testing (WAT) evaluates the quality of each die and determines whether it should proceed to the packaging stage.
量産においては、ウエハ起因の不良を絶対に流出させない最終防衛線です。
It acts as the final defense against wafer-originated defects in mass production.
🔍 主な検査項目｜Major Test Items
| 検査項目 / Item | 内容 / Description | 検出目的 / Detection Target |
|---|---|---|
| オープン／ショートチェック Open/Short Test |
各I/Oピン・バスラインの導通確認 Check connectivity of I/O and internal buses |
配線断線・短絡・パッド不良 Open defects, shorts, pad anomalies |
| スタンバイ電流 Standby Current |
チップ非動作時のリーク測定 Leak current in standby state |
ゲートリーク、バルクリーク、ラッチアップ兆候 Gate/bulk leakage, latch-up precursor |
| アクティブ電流 Active Current |
ロジック動作中のIcc測定 Measure Icc under switching conditions |
過大消費・内部ショート・タイミング不良 Overcurrent, short, timing violation |
| ファンクションチェック Function Test |
I/O反応・内部回路のロジック応答を確認 Observe I/O responses and logic behavior |
論理設計ミス、セル配置ミス、タイミング不一致 Logic faults, misplacement, clock domain errors |
| HVスクリーニング HV Stress Test |
高耐圧トランジスタへ高電圧印加 Apply high voltage to HV devices |
ゲート酸化膜劣化（COP等） Gate oxide degradation (e.g., COP) |
| 特定機能検査 Special Function Tests |
DRAM保持テスト、ADC精度確認など eDRAM retention, ADC accuracy, etc. |
製品固有の動作検証 Device-specific fault screening |
| MAP作成 Map Output |
合否をチップ座標とともに記録 Record pass/fail with XY map |
パッケージ選別、解析、出荷制御 Traceability, binning, shipping control |
※ 製品により、特殊テスト（e.g., embedded DRAM, HVスイッチ）が追加されることがあります。
Additional tests (e.g., eDRAM, HV switches) may be included depending on product.
※ DRAM製品特有のウエハテスト（Pause Refresh, Disturb Refresh等）の詳細は、以下のアーカイブ教材にまとめてあります：
📂 DRAM Wafer Test Bin Classification (0.25µm世代)
🌡️ 測定温度条件と目的｜Test Temperatures and Their Purposes
ウエハテストは、製品の信頼性と性能を保証するために、複数の温度条件で実施されます。
Wafer testing is performed at multiple temperatures to ensure both functionality and reliability across the expected use environment.
| 測定温度 / Temperature | 略称 | 主な目的 / Purpose | 主な検出対象 / Target Defects |
|---|---|---|---|
| 常温（約25℃） Room Temperature |
RT | 標準条件での合否判定 Reference condition for pass/fail |
通常リーク、論理不良、I/Oエラー |
| 高温（例：80～125℃） High Temperature |
HT | リーク検出感度向上、信頼性スクリーニング Stress for leakage detection and reliability |
ゲートリーク、ラッチアップ、酸化膜劣化 |
| 低温（例：-25℃〜-55℃） Low Temperature |
LT | タイミング・駆動能力限界の検出 Identify marginal drive/timing issues |
ホールド違反、駆動不足、遅延異常 |
※ 測定温度は製品カテゴリ（民生用・車載用・宇宙用）により異なります。
🧾 製品グレード別の温度条件｜Typical Conditions by Product Grade
| グレード / Grade | 測定RT | 測定HT | 測定LT |
|---|---|---|---|
| 一般民生用 Consumer |
25℃ | 70–85℃ | -10〜0℃ |
| 車載用（AEC-Q100） Automotive |
25℃ | 125℃ | -40℃ |
| 宇宙・軍用 Space/Military |
25℃ | 150℃ | -55℃ |
→ 製品が想定される動作環境に応じてスクリーニング温度が設定されます。
🔬 温度依存性と物理的根拠｜Temperature Dependence and Physics
📈 リーク電流と温度（HT）
高温ではキャリアの熱励起により、リーク電流が指数関数的に増加します：
\[I_{\text{leak}} \propto e^{-E_g / (kT)}\]- $E_g$ ：バンドギャップエネルギー
- $k$ ：ボルツマン定数
- $T$ ：絶対温度
→ HT測定により、通常条件では見えない微小リークが顕在化。
❄️ しきい値電圧と低温（LT）
低温では以下のような傾向があります：
- キャリア移動度上昇 → スイッチングは高速化
- $V_{\text{th}}$ （しきい値電圧）が上昇傾向
- I/O駆動能力が不足 → ホールド違反や立上り遅延が顕在化
🧠 設計との関係：PVT条件
設計者は、以下の PVTコーナー（Process, Voltage, Temperature） 条件下でSPICEシミュレーションを行い、全温度領域で動作保証を確認します。
- P：Fast/Slow/Typical プロセスばらつき
- V：最低電圧（e.g. 1.62V）〜最高電圧（e.g. 1.98V）
- T：LT（-40℃）〜HT（125℃）
測定温度試験は、この設計保証範囲を実環境で裏付ける最終バリデーションです。
✅ 温度試験のまとめ（教育用ポイント）
| 試験温度 | 工程での意味 | 設計とのつながり |
|---|---|---|
| RT | 合否基準の中心 | SPICE Typical条件に相当 |
| HT | リーク・絶縁劣化の検出 | High-Tコーナー検証と対応 |
| LT | 駆動・タイミング限界を引き出す | Low-Tコーナーでの失敗検出 |
🗺️ モニタリングの役割｜Monitoring Role
ウエハテストは単なる選別に留まらず、工程の傾向監視にも活用される。
Wafer test also functions as a trend monitor for process stability.
- 面内分布の確認：中心 vs 周辺の差異
- ウエハ間・ロット間のばらつき評価
→ 工程の変動を早期に発見し、品質管理ループにフィードバック。
Early detection of process variation and feedback to manufacturing.
📊 D値による横断的品質管理｜Cross-product Quality Monitoring via Defect Density (D-value)
歩留まり $Y$ は、チップ面積 $A$ と欠陥密度 $D$ を用いて、以下で表される：
\[Y = e^{-AD}\]Yield $Y$ is modeled as:
| パラメータ | 意味 / Meaning |
|---|---|
| $A$ | チップ面積（cm²） / Chip area |
| $D$ | 欠陥密度（defects/cm²） / Defect density |
▶ D値の利点（メリット）
- 異なる面積を持つ製品間でも 共通指標として比較可能
- 装置・材料ロットの影響 を横断的に評価できる
- 多品種少量生産でも工程品質を 定量的に評価
Particularly effective for MEMS, analog, and custom SoCs where product variety is high.
Useful for high-mix, low-volume manufacturing lines.
🛡️ 不良流出を防ぐ量産の盾｜The Last Line of Defense
| ポイント | 解説 |
|---|---|
| ✅ 合格チップのみMAPに記録 | 不良チップは後工程へ進まない |
| ⚠️ パッケージ後不良は高コスト | ここでの防止がコスト削減に直結 |
| 🧪 製品固有のテストが必要 | HV, DRAMなどには固有検査を設計 |
- HV製品：ゲート絶縁膜の高電圧検査（例：COP）
- DRAM製品：セル保持力、ディスターブテストなど
🧾 トレーサビリティと記録｜Traceability and Recording
- 合否・座標・測定値は MAPファイル に保存される
Test results, coordinates, and metrics are stored in a wafer map.
- 不良解析、製品トレース、出荷制御に活用
Used for failure analysis, product tracking, and shipping control.
✍️ 補足｜Notes
- プローブカードで製品チップを直接測定する
Test is conducted via direct probing of each die.
- HVスクリーニングは、高信頼製品では常時実施
HV screening is routine for high-reliability devices.
- DRAM等では製品固有の追加テストが一般的
Device-specific tests are standard for DRAM, analog, etc.
💡 ChatGPT活用プロンプト｜Prompt for Learners
「面積が異なる2製品で歩留まり差が大きい。D値から見て工程起因か品種依存か判別せよ」