5.4 電源・リセット・I/O設計の基礎
SoCを安定して動作させるには、電源・リセット・I/Oインタフェースの設計が不可欠です。
本節では、これらの回路がどのような構成でSoCに組み込まれるのかを概観し、
実用設計における設計視点・制約・注意点を学びます。
🔋 電源設計の基本
▶ 主な電源種類
| 電源名 |
用途 |
電圧例 |
| コア電源（VDD） |
ロジックセル・内部回路駆動 |
0.8V〜1.2V |
| I/O電源（VDDIO） |
パッド制御、外部接続信号 |
1.8V / 3.3V |
| アナログ電源（VDDA） |
PLL・ADC等のアナログブロック |
専用安定電源 |
▶ 電源ネットワーク設計の考慮点
- IRドロップ（電圧降下）の抑制 → パワーグリッドの最適化
- デカップリングコンデンサの配置
- GNDバウンス（グランド電位の揺れ）対策
🔁 リセット回路の基本構成
- SoCではパワーオン直後の初期状態を確保するために、リセットが必要
▶ 一般的なリセット回路構成
┌────────────┐
Reset --> │ Reset Gen │ →→ 全体制御リセット信号
└────────────┘
↓
各モジュールの初期化信号生成
▶ リセット設計での注意点
| 観点 |
解説 |
| 非同期／同期リセット |
クロックに同期させるか否か（競合回避） |
| グローバルリセット |
クロックドメイン間の整合性保持 |
| メタステーブル対策 |
リセット解除時の不安定動作防止 |
⬅️ I/O設計とパッドリング
▶ パッドセルの役割
- 内部回路と外部ピンとの電気的インタフェースを実現
- 保護素子（ESD）やバッファ、インプット制御などが含まれる
▶ パッドリング設計
| 項目 |
説明 |
| 配置 |
チップ外周に沿ってI/Oパッドを配置 |
| I/O電源分離 |
ロジックとI/Oの電源電圧を分離する構成 |
| ESD保護 |
静電気破壊を防ぐためのダイオード構成等 |
🔧 教育的演習例
| 演習テーマ |
内容 |
| 電源IRドロップシミュレーション |
パワーグリッド設計と電圧降下評価 |
| リセット信号波形の観察 |
クロック同期・非同期での動作比較 |
| I/Oパッドの設計確認 |
ESD構造の回路・レイアウト観察 |
📘 まとめと次節への導入
電源・リセット・I/Oは、チップの動作安定性と外部インタフェースの要です。
次節では、SoC設計の最終段階として、製造後のテスト容易化設計（DFT）とスキャン構造を学びます。
👉 5.5 テスト構造（スキャン、JTAG、BIST）