SoC（System on Chip）は、複数の機能ブロックを一つのチップ上に集積した大規模集積回路であり、
その設計には論理設計・物理設計・検証・テスト・製造までを含む多段階のプロセスが必要です。
本節では、SoC設計の全体フローを上流から下流まで俯瞰し、
それぞれの工程が何を目的とし、どのようなツールとデータを使うかを整理します。
仕様策定
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RTL設計（Verilog / VHDL）
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論理合成（Logic Synthesis）
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ゲートレベルネットリスト生成
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配置（Placement）と配線（Routing）
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タイミング解析（STA）
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検証（LVS, DRC, シミュレーション）
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GDS出力 → マスク生成 → 製造
各段階において、EDA（Electronic Design Automation）ツールが用いられます
| 工程 | 主な目的 | 主な出力 | 使用ツール例 |
|---|---|---|---|
| RTL設計 | 機能記述（Verilog等） | RTLコード | SystemVerilog, Vivado |
| 論理合成 | セルへの変換 | ゲートネットリスト | Yosys, Design Compiler |
| 配置・配線 | 物理的なチップ配置 | レイアウト情報 | OpenROAD, Innovus |
| タイミング解析 | 時間的な整合性確認 | STAレポート | OpenSTA, PrimeTime |
| 検証 | 配線/素子の整合性確認 | DRC/LVSレポート | Magic, Calibre |
| テスト挿入 | スキャン/DFT構造の追加 | テストパターン | Tessent, OpenDFT |
| GDS出力 | 製造データ作成 | GDSIIファイル | KLayout, Klayout |
SoC設計は、通常以下のような専門分担制で進められます：
フロントエンド（Front-end）
└ RTL記述、機能検証、論理合成、DFT構造挿入
バックエンド（Back-end）
└ 配置配線、タイミング解析、物理検証、GDS生成
検証・テストチーム
└ シミュレーション、DFT、ATE用テストパターン設計
教育的には、この分業構造を理解したうえで、一貫した体験的演習が効果的
| 観点 | 解説 |
|---|---|
| ツールの役割理解 | 各ツールが「設計→検証→製造」へどうつながるかを体感 |
| データフローの明確化 | RTL→Netlist→Layout→GDSの流れを可視化する演習 |
| 分業と連携の重要性 | セル設計・STA・テスト挿入などの接続点に注目 |
次節では、SoC設計の出発点となる「標準セル」について掘り下げ、
論理合成や配置配線の基本構成要素としての役割を解説します。