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5.2 標準セルとセルベース設計

現代のSoC設計では、「標準セル（Standard Cell）」と呼ばれる小さな論理ブロックを
積み木のように組み合わせて大規模な回路を構築します。

本節では、標準セル設計の基本と、セルベース設計の利点・制約・演習への展開方法を解説します。

🧩 標準セルとは何か？

▶ 定義

「あるプロセス技術に基づいて、あらかじめ設計・検証された論理ゲートやフリップフロップのセル群」
論理合成や物理設計ツールがセルの性能・面積・配線ピン位置を参照して最適化を行う

▶ 構成要素

要素	内容	フォーマット例
回路図	トランジスタレベルの論理回路	`.lib`, `.v`
レイアウト	配置配線された物理構造	`.gds`, `.lef`
タイミング情報	セル遅延、セットアップ／ホールド時間など	`.lib`, `.db`
ピン定義	入出力位置・方向・金属層	`.lef`, `.mag`

🏗️ セルベース設計の基本

▶ 特徴

設計効率が非常に高い（セルを並べるだけで大規模回路を構成可能）
自動化が容易（論理合成・配置配線ツールとの親和性が高い）
レイアウト制御が限定的（セル内部には手を入れない）

▶ 基本構成

+--------+  +--------+  +--------+
| AND2   |→| DFF     |→| XOR2   |
+--------+  +--------+  +--------+
     ↓           ↓          ↓
  Standard Cell Library にあるセルを
  組み合わせて回路全体を構築

🔧 論理合成との関係

合成ツール（例：Yosys）は、RTL記述（Verilog）から論理構造を抽出し、
ライブラリにあるセル（NAND, NOR, DFFなど）に置き換えてネットリストを生成する

このとき、セルのタイミング特性や面積情報を参照して最適なセルを選択する

🎓 教育的観察と演習例

演習テーマ	内容
セルの構造をGDSで観察	AND2, INV, DFFなどをレイアウトで確認
セル置換による遅延比較	INV vs NAND構成での経路遅延評価
論理合成→配置のフロー体験	Verilog → Synthesis → DEF生成まで体験

⚠️ セルベース設計の注意点

注意点	解説
柔軟性の制限	セル内部は再設計できない（再設計にはフルカスタムが必要）
遷移時間と負荷容量の制御	セル遅延が負荷とトランジスタ特性に依存する
標準セル間の配線制約	配線ピッチ・ピン位置に制限がある

📘 まとめと次節への導入

標準セル設計は、SoC設計における効率性と再利用性を実現する基盤です。
次節では、このセルベース回路にクロックを分配し、タイミング整合性を確保するためのSTA（静的タイミング解析）の基本を学びます。

👉 5.3 クロックとタイミング設計（STA入門）