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2.4 マルチプレクサとセレクタの構成と応用

2.4 Structure and Application of Multiplexers and Selectors

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🎯 本節のねらい｜Goal of This Section

本節では、論理回路において重要な構成要素である
マルチプレクサ（MUX: Multiplexer） と セレクタ（Selector / Decoder） について学びます。

This section introduces the Multiplexer (MUX) and Selector (Decoder)—fundamental logic blocks used in selection-based digital circuits.

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🔹 マルチプレクサ（MUX）の基本｜Basics of Multiplexers

▶ 2:1 MUX（2-input, 1-output）

• データ入力 / Data Inputs：A, B
• セレクト信号 / Select Signal：S
• 出力 / Output：Y = A if S = 0, Y = B if S = 1

🧮 論理式｜Logic Expression：

\[Y = \overline{S} \cdot A + S \cdot B\]

📋 真理値表｜Truth Table：

S	A	B	Y
0	0	0	0
0	1	0	1
1	0	0	0
1	0	1	1

📐 図2.4-1：2:1 MUX構成図｜2:1 MUX Structure

flowchart LR
    A["A"] --> MUX["2:1 MUX"]
    B["B"] --> MUX
    S["Select S"] --> MUX
    MUX --> Y["Y"]

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🔹 4:1 MUXへの拡張｜Extending to 4:1 MUX

• データ入力 / Data Inputs：A, B, C, D
• 制御入力 / Select Inputs：S₁, S₀（2ビット）
• 出力 / Output Y：
  • A if S₁S₀ = 00
  • B if S₁S₀ = 01
  • C if S₁S₀ = 10
  • D if S₁S₀ = 11

📐 図2.4-2：4:1 MUX構成図｜4:1 MUX Structure

flowchart LR
    A["A"] --> MUX["4:1 MUX"]
    B["B"] --> MUX
    C["C"] --> MUX
    D["D"] --> MUX
    S1["Select S1"] --> MUX
    S0["Select S0"] --> MUX
    MUX --> Y["Y"]

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🔹 セレクタ（デコーダ）の構成｜Structure of Selectors (Decoders)

▶ 2→4 デコーダ｜2-to-4 Decoder

• 入力 / Inputs：A₁, A₀（2ビット）
• 出力 / Outputs：Y₀～Y₃（いずれか1本だけがHigh）

  Only one output is active (“1”) at a time depending on the input combination.

🧮 出力論理式｜Output Logic Expressions：

\[\begin{aligned} Y_0 &= \overline{A_1} \cdot \overline{A_0} \\ Y_1 &= \overline{A_1} \cdot A_0 \\ Y_2 &= A_1 \cdot \overline{A_0} \\ Y_3 &= A_1 \cdot A_0 \end{aligned}\]

📐 図2.4-3：2→4 デコーダ構成と真理値表｜2-to-4 Decoder & Truth Table

flowchart LR
    A1["A1"] --> DEC["2→4 DECODER"]
    A0["A0"] --> DEC
    DEC --> Y0["Y0"]
    DEC --> Y1["Y1"]
    DEC --> Y2["Y2"]
    DEC --> Y3["Y3"]

A₁	A₀	Y₀	Y₁	Y₂	Y₃
0	0	1	0	0	0
0	1	0	1	0	0
1	0	0	0	1	0
1	1	0	0	0	1

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🔄 応用比較表｜Application Examples

用途 / Application	MUX（マルチプレクサ）	セレクタ（デコーダ）
演算処理 / Arithmetic	条件分岐、複数データの選択	状態判定、動作条件選択
メモリ制御 / Memory	データバス切替	アドレス空間の指定、チップ選択
設計最適化 / Optimization	コンパクトな選択論理の構築	条件一致時のイネーブル信号生成

💡 設計観点：

• MUX は複数の AND/OR ゲートで構成され、1本の出力を選択
• デコーダ は AND + NOT の構成で 1本だけがHighになる出力を実現

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✅ まとめ｜Summary

🇯🇵 日本語	🇺🇸 English
MUXとセレクタは、選択・分岐を担う基本回路です。	MUX and selectors are essential components for selection and branching logic.
論理式と回路図の相互変換が重要です。	Converting between logic expressions and circuit diagrams is fundamental.
次節ではこれらを活用し、加算器（Half/Full Adder） を構成します。	In the next section, these elements will be applied to build Half/Full Adders.

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📎 次節：2.5_half_full_adder.md

Next: Half and Full Adder Design using Logic Gates

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