【半導体】🚀 06. Post-CFET
― 2040年までの次世代トランジスタ像
topics: [“半導体”, “CFET”, “ポストCMOS”, “デバイスロードマップ”]
🧭 はじめに
Planar MOSFET から始まり、
FinFET、GAA、そして CFET まで見てきました。
ここまで来ると、自然に次の疑問が浮かびます。
CFET の次は、どこへ向かうのか。
本記事は「次はこれだ」と結論づけるものではありません。
〜2040年頃までに現実的に想定されている選択肢と制約を、
デバイス物理と製造成立性の観点から整理します。
🧩 CFET は「終点」ではないが「区切り」ではある
CFET は、
- 電界制御の完成(GAA)
- 面積効率の極限化(上下積層)
- 電源分離との統合(BPR)
という、CMOS が長年抱えてきた主要課題を
構造レベルで同時に解こうとした存在です。
一方で、
- 強い熱結合
- 厳しいプロセス温度制約
- 配線・製造コストの急増
といった問題も避けられません。
その意味で CFET は、
CMOS 構造進化の「終わり」ではないが、
明確な「区切り」
と位置づけるのが妥当です。
⏳ 〜2030年:CFET の延命と最適化が主戦場
2030年頃までは、
CFET をいかに成立させ続けるかが最大のテーマになります。
主な焦点は以下です。
- BPR(Backside Power Rail)の本格導入
- 配線階層・電源設計の再構築
- 熱拡散・パッケージ技術の高度化
このフェーズでは、
- 新しいトランジスタ構造
よりも - 既存構造を破綻させない工夫
が価値を持ちます。
🔗 2030〜2035年:異種統合が性能を決め始める
この時期になると、
単一トランジスタ構造の改良だけでは
システム要求を満たしにくくなります。
前面に出てくるのは、
- Chiplet
- 先端 3D integration
- Monolithic 3D(ロジック+ロジック/ロジック+メモリ)
といった 統合技術です。
ここでは、
「どんなデバイスか」より
「どう組み合わせるか」
が性能を左右します。
🌱 2035〜2040年:CMOS外技術は「限定用途」で共存
2035年以降になると、
- 2D 材料(MoS₂ 等)
- スピントロニクス
- 量子デバイス
といった CMOS 外技術が現実味を帯びます。
ただし重要なのは、
- 汎用ロジックを置き換える
のではなく - 特定用途を補完する形で導入される
可能性が高い点です。
CMOS は依然として
「最も作りやすく、設計しやすい基盤技術」
であり続けます。
🎯 「次は何か」より「何が成立するか」
Post-CFET を考える際に重要なのは、
- 新規性
- 理論的な性能限界
ではありません。
問われるのは、
- 製造できるか
- 設計できるか
- モデル化できるか
- 教育・EDA に落とせるか
という 成立条件です。
これは、
Planar → FinFET → GAA → CFET
すべてに共通していた判断軸でもあります。
📝 まとめ
- ✅ CFET は CMOS 構造進化の重要な区切り
- ✅ 〜2030年は CFET の延命と最適化
- ✅ 2030年代は異種統合が主役
- ✅ 2040年に向け、CMOS外技術は限定用途で共存
- ✅ Post-CFET の本質は「新構造」ではなく「成立性」
Post-CFET の時代は、
「次の形を探す時代」ではなく、
「どこまで成立させられるかを問う時代」
と言えるでしょう。
この問いは、
今後も設計・製造・教育のすべてに突きつけられ続けます。
📚 参考文献・関連リンク
📘 Edusemi-v4x|先端ノード技術(FinFET・GAA・CFET)
-
GitHub Pages(公開教材・日本語)
https://samizo-aitl.github.io/Edusemi-v4x/f_chapter1_finfet_gaa/ -
GitHub(ソース管理・Markdown原稿)
https://github.com/Samizo-AITL/Edusemi-v4x/tree/main/f_chapter1_finfet_gaa
📖 関連章
- Planar MOSFET → FinFET → GAA → CFET
電界制御構造の進化を体系的に解説した特別編・第1章に相当します。