【半導体】🔬 01. Planar MOSFETとSCE
― 微細化が行き詰まった本当の理由
topics: [“半導体”, “MOSFET”, “SCE”, “デバイス物理”]
🧭 はじめに
MOSFET の微細化は、長い間「寸法を縮める」ことで性能向上を実現してきました。
しかし、ある世代以降から Short Channel Effect(SCE) が支配的になり、
単純なスケーリングが成立しなくなります。
本記事では、
- ❓ なぜ Planar MOSFET では SCE が避けられなかったのか
- ⚠️ それが「加工限界」ではなく「電界制御限界」である理由
- 🔁 なぜ構造転換(FinFET 以降)が必然だったのか
を デバイス物理の視点から整理します。
⚡ Short Channel Effect の本質
代表的な SCE には以下があります。
- Vth roll-off
- DIBL(Drain Induced Barrier Lowering)
- サブスレッショルド特性の劣化
重要なのは、これらが個別の現象ではなく、
「ゲート以外の電極がチャネル電位を支配し始める」
という 共通の物理起源を持つ点です。
📐 問題は「寸法」ではなく「電界」
ゲート長を短くしても、
チャネル内部のポテンシャルを十分に支配できなくなった時点で、
Planar MOSFET は構造的限界に到達しました。
具体的には、
- ソース・ドレインの空乏層がチャネル中央まで侵入
- ドレイン電圧がソース側の障壁を直接変調
- ゲート酸化膜を薄くしても 制御できる方向は上からだけ
という状況になります。
これは加工精度やプロセス技術の問題ではなく、
「電界をどの方向から、どれだけ包み込めるか」
という 構造の問題です。
🚫 なぜ Planar 構造では解決できなかったのか
Planar MOSFET では、ゲートはチャネルの 片面(上側) からしか制御できません。
そのため、
- チャネル長を短くするほど
- ドレイン電界の影響が強くなり
- ゲート電界が相対的に弱くなる
という 逆転現象が起きます。
これは、いくら以下を改善しても根本解決できません。
- 酸化膜を薄くする
- 高誘電率(High-k)を使う
- チャネルドーピングを増やす
なぜなら、電界の作用方向そのものが不足しているからです。
📉 「SCE対策」=スケーリング則の破綻
古典的なスケーリング則(Dennard scaling)は、
- 電界一定
- 寸法・電圧を同時に縮小
という前提に立っていました。
しかし SCE が顕在化した時点で、
- 電界は一定に保てない
- 電圧は下げられない
- リークが指数関数的に増加する
という状態に陥ります。
つまり、
SCE の発生は、スケーリング則そのものの破綻を意味する
と言えます。
🔁 構造転換は「進化」ではなく「必然」
この問題を解決する唯一の方法は、
ゲートがチャネルを「多方向」から制御する構造に変えること
でした。
これが、
- FinFET(3面制御)
- GAA(Gate-All-Around)
- ナノシート/ナノワイヤ
へと続く流れです。
重要なのは、これらが
- 🚀 高性能化のための新技術
ではなく - 🧱 Planar MOSFET が物理的に行き詰まった結果の必然解
だという点です。
📝 まとめ
- ✅ SCE は微細化に伴う 構造起因の電界制御崩壊
- ✅ 問題は寸法ではなく ゲートの支配力
- ✅ Planar MOSFET は構造的に限界を迎えていた
- ✅ FinFET 以降は「選択肢」ではなく「必然」
📚 参考文献・関連リンク
📘 Edusemi-v4x|先端ノード技術(FinFET・GAA・CFET)
-
GitHub Pages(公開教材・日本語)
https://samizo-aitl.github.io/Edusemi-v4x/f_chapter1_finfet_gaa/ -
GitHub(ソース管理・Markdown原稿)
https://github.com/Samizo-AITL/Edusemi-v4x/tree/main/f_chapter1_finfet_gaa
🧩 関連章
- Planar MOSFET → FinFET → GAA → CFET
電界制御構造の転換史を解説した特別編・第1章に相当します。