【半導体】🧠 00. OpenLane 概論｜初学者向け・これ1本で全体像が分かる”
topics: [“OpenLane”, “EDA”, “VLSI”, “半導体”, “SKY130”]
本記事は、OpenLane を初めて触る方を対象に、
👉 OpenLane が何をする道具なのか
👉 どこまで期待してよいのか／期待してはいけないのか
👉 このあと何を理解すればよいのか
を、1 本で把握できるように整理した概論記事です。
⚠️ 本記事では、手順やコマンドの解説は行いません。
⚠️ まずは 全体像を正しく掴むこと を最優先にします。
🧩 1. OpenLane とは何か
OpenLane は、RTL（Verilog）から GDS までを一気に流すための
オープンソース物理設計フローです。
📥 入力
- Verilog RTL
- クロック・I/O などの制約情報
📤 出力
- GDS（レイアウト最終データ）
🎯 対象
- デジタル ASIC
- 主に SKY130 PDK
👉 「論理合成〜配置配線〜DRC/LVS までを一貫して実行するフロー」
と考えてください。
🚧 2. OpenLane が生まれた背景
従来の ASIC 設計では、
- 💸 商用 EDA が高価で手が出しにくい
- 🧵 ツール同士の接続や設定が複雑
- 📚 学習コストが非常に高い
という課題がありました。
OpenLane はこれに対して、
- オープンソース EDA を組み合わせ
- 処理の流れを あらかじめ固定 し
- RTL → GDS までの全体像を体験できる
ことを目的として作られています。
🧰 3. OpenLane の中身（構成ツール）
OpenLane は単体の EDA ツールではありません。
複数の EDA を決められた順序で実行するフロー管理ツールです。
| 工程 | ツール | 役割 |
|---|---|---|
| 論理合成 | Yosys | RTL → ゲート |
| 配置 | RePlAce | 標準セル配置 |
| CTS | TritonCTS | クロックツリー生成 |
| 配線 | TritonRoute | 信号配線 |
| 検証 | Magic / Netgen | DRC / LVS |
👉 OpenLane 自身が回路を設計するわけではありません。
👉 各ツールを正しい順番で動かす司令塔です。
🔁 4. 基本フロー（必ずこの順）
OpenLane の処理順は 常に固定です。
- RTL 読み込み
- 論理合成
- フロアプラン
- 標準セル配置
- クロック配線（CTS）
- 信号配線
- DRC / LVS
- GDS 出力
⚠️ この順番が前後することはありません。
🤯 5. OpenLaneで起きやすい誤解
以下は、OpenLane の性質上、自然に生じやすい誤解です。
❌ 自動ツールなので何でも通る
👉 そのようなことはありません。
RTL に問題があれば、合成や配線の段階で普通に失敗します。
❌ 設定を調整すれば何とかなる
👉 設計そのものが破綻している場合は解決しません。
❌ 商用 EDA の代替として使える
👉 主な用途は学習・検証・理解のための利用です。
OpenLane は、
🪞 設計の現実を可視化するための道具です。
🪜 6. 理解を進めるおすすめの順番
以下の順で進めることをおすすめします。
- 🧠 この記事で全体像を把握する
- ▶️ 最小構成の RTL を流して GDS を出す
- 📄 ログを読む
- 💥 失敗の理由を理解する
- 🔧 必要になった段階で調整を行う
👉 最初から最適化を狙う必要はありません。
✅ 7. できること / ❌ できないこと
✅ できること
- RTL → GDS の一貫フロー体験
- 物理設計工程の全体理解
- ログを通した失敗解析
❌ できないこと
- 高性能 ASIC の設計
- 商用 EDA 並みの最適化
- 物理設計の完全自動化
🗺 8. 本記事（00）の位置づけ
本記事は、
- 手順書ではありません
- 実験ログでもありません
👉 OpenLane シリーズ全体の地図としての位置づけです。
以降の記事で、
- 最小フロー
- 実設計例
- 失敗事例
を順に扱います。
📘 9. 次に読む記事
- 09. 最小 RTL を一切いじらずに OpenLane を流す
- デフォルト設定で何が起きるかを確認します
🏁 まとめ
- OpenLane は RTL → GDS を学ぶための物理設計フローです
- 自動ですが万能ではありません
- まず全体像を掴むことが最重要です
迷った場合は、この記事（00）に戻ってください。