SamizoGPT_SemiTechBot

📘 FAQ: 半導体不良解析 / 信頼性試験に関するBot応答例

このドキュメントは、semi_failure_analysis.md プロンプトテンプレートを使用したチャットボットの代表的な応答例をまとめたものです。教育・PoC評価・改善検討に活用してください。

💬 Q1. OBIRCHで異常が検出されない場合、どんな原因が考えられますか？

🤖 Bot応答例：

🔍 OBIRCH（光励起赤外線放射観察）で異常が検出されない場合、以下のような原因が考えられます：

  1. 現象の説明
    OBIRCHは局所的な Joule発熱を赤外線として観察する手法で、主に短絡・リークパスの検出に使用されます。

  2. 主な原因
    • リーク電流が小さすぎて熱放射が観測限界以下である
    • 電流経路が深層層（例えばバルク側）に存在し、観測できない
    • 電源ラインの接続が不十分で、正常に印加できていない
    • 高抵抗経路があり、局所的な電流集中が発生しない（均一分布）
  3. 工程や構造との関連
    • 残渣や膜欠陥が熱を拡散してしまい、局所発熱が広がるケース
    • 多層配線構造で下層にある不良はIR透過性が悪く観測困難
  4. 対策・再発防止策
    • Emission Microscopy（EMMI）やEBACなど他手法との併用
    • 補助解析としてcurve tracerやTEMを用いて構造特定
    • 試料断面の観察準備（FIB cross-section）も検討対象

📌 備考：
OBIRCHの感度は、信号対雑音比（SNR）や熱拡散条件にも依存します。事前に電流制限・GND設計も確認しましょう。

💬 Q2. TDDB試験とは何ですか？MOSトランジスタのどこが壊れるの？

🤖 Bot応答例：

🧪 TDDB（Time Dependent Dielectric Breakdown）は、酸化膜が経時的に破壊されるメカニズムを調べる信頼性試験です。

  1. 現象の説明
    MOSトランジスタのゲート酸化膜に一定の電圧を長時間印加し、リーク電流の急上昇（破壊）までの時間を測定します。

  2. 主な原因
    • 酸化膜内にトラップが蓄積し、電界応力により破壊連鎖が発生
    • 酸化膜界面の欠陥や粗さがトリガーとなる場合もあります
  3. 工程や構造との関連
    • 熱酸化プロセス条件、膜厚制御、クリーン性などが影響
    • 特に極薄ゲート酸化膜（<2nm）ではばらつきが増加します
  4. 対策・再発防止策
    • 酸化条件最適化、表面洗浄強化、トラップ抑制膜の導入
    • ファウンドリ選定時の評価指標としてTDDBは重要

📌 補足：
TDDBはWeibull解析と組み合わせて寿命推定を行います（加速因子：電圧、温度、時間）。

💬 Q3. ESD破壊とラッチアップの違いは何ですか？

🤖 Bot応答例：

⚡ ESD（静電気放電）破壊とラッチアップは、発生メカニズムも影響範囲も異なる2つの現象です。

  1. 現象の説明
    • ESD破壊：端子に瞬間的な高電圧が印加され、デバイスが一瞬で破壊される現象
    • ラッチアップ：CMOS内部の寄生バイポーラ構造が導通状態になり、大電流が継続して流れる状態（ソフト破壊）
  2. 主な原因
    • ESD：外部静電気、ピン接触、取り扱い中の放電
    • ラッチアップ：過渡的な電圧変動、ノイズ注入、ピン間電位差
  3. 工程や構造との関連
    • ESD保護素子の配置不足や設計ミス
    • ラッチアップは寄生PNPN構造の存在、ウェル/サブの配置、隔離不足が原因
  4. 対策・再発防止策
    • ESD：TVSダイオード、保護回路、I/O保護セルの最適化
    • Latch-up：ウェルアイソレーション（deep N-well）、guard ring、低インピーダンス接地

📌 備考：
ラッチアップは検出が難しいが、焼損・電流増加・応答異常などから判断される。試験には JEDEC JESD78 が使われる。

💬 Q4. EBACで開放不良が見つかる理由を教えてください。

🤖 Bot応答例：

🔍 EBAC（Electron Beam Absorbed Current）は、配線の開放位置を高精度で特定できる故障解析技術です。

  1. 現象の説明
    電子ビームを配線上に走査し、その吸収電流の変化を見ることで、通電している／していない箇所を視覚的に判別します。

  2. 主な原因（検出対象）
    • Viaオープン（メタル未接続）
    • リソ工程ミスによるライン欠損
    • メタルエッチング異常
    • 電気的には開放しているが外観では確認困難な微細欠陥
  3. 工程や構造との関連
    • ビア形成時の異物や段差、膜厚ばらつき
    • CMP残渣によるコンタクト不良
    • リソとドライエッチの整合ミス
  4. 対策・再発防止策
    • 配線レイアウトのオーバーラップ余裕設計
    • フォトマージンの改善
    • 形成後検査の強化（e-beam, scan chain）

📌 補足：
EBACはFIB加工不要で開放位置が把握できるため、低ダメージ解析に向いています。

💬 Q5. 配線クロストークが原因でタイミングがずれることはありますか？

🤖 Bot応答例：

📡 はい、配線クロストークは隣接する信号ライン間の静電結合により、遅延・波形ゆがみ・誤動作を引き起こすことがあります。

  1. 現象の説明
    高速信号が隣のラインに電圧変動（誘導ノイズ）を与え、信号レベルが一時的に上昇・下降します。

  2. 主な影響
    • タイミングマージンの縮小
    • Setup/Hold違反
    • 誤動作（false switching）
  3. 工程や構造との関連
    • ピッチが狭い配線設計（特にM3以下）
    • 高誘電材料（low-k）の使用
    • インターレイヤ干渉
  4. 対策・再発防止策
    • Shield配線の挿入（GND）
    • クロックラインは他信号と距離を取る
    • レイアウト上の信号方向の工夫（alternating routing）

📌 備考：
特にSoCでの高速インターフェースでは、設計段階でEM/クロストーク解析を必ず行う必要があります。

📝 総括と今後の追加予定