🧪 5.6 チップ完成に向けた最終検証ステップ

Final Verification Toward Tapeout


🎯 本節の目的|Objectives


🧪 最終検証ステップ一覧|Final Sign-off Checklist

検証ステップ
Check Step
📋 内容概要
Description
DRC 物理ルール検証
Design Rule Check
LVS 論理等価性検証
Layout vs Schematic
ERC 電源・ピンの整合性確認
Electrical Rule Check
Antenna Check 帯電破壊リスク確認
Plasma charge damage check
Fill Cell確認 メタル密度均一化
Metal density equalization
Boundary構造 PADとChipエッジ確認
Chip I/O and corner structure
GDS整合性 出力ファイル・命名・圧縮など
GDS output readiness

🔍 ERC|Electrical Rule Check

🔍 チェック項目
Item
🛠️
Examples
未接続ピン フローティング出力がないか
電源の短絡・断線 GND/VDDネットが正しく接続されているか
階層電源の整合性 上位モジュールとのPower Pin一致

📌 OpenLaneまたはMagic抽出Netlistを用いて確認可能です。


⚡ Antenna Check|Antenna効果対策

set ::env::ANTENNA_CHECK_FULL true

🧱 Fill Cell確認|Metal Density Equalization

set ::env::FILL_INSERTION true

📌 特に大面積のSoCではこの処理が重要です。


📐 Chip Boundary構造の確認

⚙️ 要素 💡 内容
PAD配置 入出力ピンとその保護セル配置
Corner Cell Chip角部に必須のセル配置
I/O Tap 境界付近の電源整合用セル

📦 パッケージ実装との整合を視野に、正確な配置が求められます。


📋 Tapeout前のチェックリスト|Final Tapeout Checklist

📌 項目
Item
チェック内容
What to Check
DRC All physical rules are satisfied
LVS Logical equivalence confirmed
ERC Power, pins, unconnected nets
Fill Cell Metal density balanced
Antenna No violation or diode inserted
GDS Proper output, compression, naming

✅ 本節まとめ|Summary


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