🏗️ 2.2 2.5D実装技術：シリコンインターポーザとCoWoS
2.2 2.5D Integration Technologies: Silicon Interposer and CoWoS
🧭 2.5Dパッケージとは｜What is 2.5D Packaging?
2.5Dパッケージとは、複数のチップ（チップレット）をシリコンインターポーザや再配線層（RDL）の上に横並びで実装する技術です。
Unlike 3D stacking (vertical), 2.5D packages place chips side-by-side on an interposer or RDL, enabling better thermal and test characteristics.
| 🧩 特徴 / Feature | 📝 説明 / Description |
|---|---|
| 配置 Placement |
チップを水平に並べる Side-by-side chip arrangement |
| 比較対象 Compared To |
3D実装（垂直積層）に対する中間形態 Intermediate between 2D and 3D stacking |
| 利点 Advantages |
放熱性・デバッグ性に優れる Good for thermal dissipation and testability |
🧱 シリコンインターポーザ（Si Interposer）｜Silicon Interposer
✦ 構造 / Structure
- 多層メタル配線を備えたシリコン基板
- TSVを用いない貫通孔なしインターポーザ（TSV-less）
- μバンプによりロジック・HBM等と接続
- 下層はFC-BGAサブストレートに接続
✦ 特徴 / Features
| 🔍 項目 / Item | 📘 内容 / Description |
|---|---|
| 配線幅・間隔 Wire Width / Spacing |
約1〜5 µm（高密度） High-density routing (1–5 µm) |
| バンプピッチ Bump Pitch |
約40〜100 µm（μ-bump） μ-bump spacing: 40–100 µm |
| 主用途 Main Application |
HBM/GPUやASICとの接続 HBM-GPU/ASIC integration |
🏗️ 実装例：TSMC CoWoS｜Example: TSMC CoWoS
✦ 概要 / Overview
- TSMCが提供する代表的な2.5D商用技術
TSMC’s flagship commercial 2.5D packaging technology - HBM + 高性能GPU/ASIC向けに多数実績
Widely adopted for HBM + high-performance chip integration
✦ 工程概要 / Process Flow
- チップダイをシリコンインターポーザ上に実装
Mount chips on silicon interposer - μバンプでインターポーザと接合
μ-bump connection between interposer and dies - Waferレベル封止とテスト
Wafer-level encapsulation and testing - FC-BGA基板へ最終接合
Final bonding to FC-BGA substrate
🔧 その他の2.5D手法｜Other 2.5D Approaches
| 実装 / Method | 概要 / Description | 企業 / Company |
|---|---|---|
| EMIB | 小型インターポーザによるポイント接続 Small bridge interposer for local die links |
Intel |
| RDL-Interposer | 高密度RDL層での接続 Redistribution layers used for die-to-die links |
ASE, Amkor |
| 有機インターポーザ Organic Interposer |
樹脂基板ベースの低コスト方式 Cost-efficient organic interposer |
Low-cost SoCs 等 |
🔎 メリットと制約｜Advantages and Limitations
| 項目 / Item | ✅ メリット / Advantages | ⚠️ 制約 / Limitations |
|---|---|---|
| 配線密度 Wiring Density |
高密度・低遅延の短距離配線 Short, low-latency interconnects |
インターポーザ面積に制約あり Limited by interposer size |
| 熱特性 Thermal Profile |
放熱性に優れる Excellent thermal spreading |
HBMなど局所発熱への対処が課題 Hotspots (e.g., HBM) remain |
| テスト性 Testability |
各ダイ単体でのテストが可能 Die-level test possible |
バンプ不良の検出が困難 Bump failure hard to isolate |
| コスト Cost |
3D実装より低コスト Cheaper than full 3D stack |
インターポーザ製造自体は高価 Interposer fabrication costly |
📎 次節への接続｜Connection to Next Section
次節 2.3：3D積層技術 では、TSVやハイブリッドボンディングを活用した垂直方向の集積技術について詳しく解説します。
In the next section 2.3: 3D Stacking Technologies, we dive into vertical integration using TSVs and hybrid bonding.