本補足資料では、チップレット技術や先端パッケージ実装で頻出する専門用語・略語の意味と背景を簡潔に解説します。
| 用語 | 意味・説明 |
|---|---|
| 2.5D | 水平展開型のチップレット実装。インターポーザやRDL上に複数ダイを配置する方式。 |
| 3D IC | 垂直方向に複数チップを積層する構造。TSVやハイブリッドボンディングを用いる。 |
| Bump | チップ間電気接続のための小型金属突起（μ-bumpなど）。 |
| CoWoS | Chip-on-Wafer-on-Substrate。TSMCの2.5D実装技術。 |
| DBI | Direct Bond Interconnect。Xperi社のハイブリッド接合技術。バンプ不要の接続方式。 |
| EMIB | Embedded Multi-die Interconnect Bridge。Intelの部分インターポーザ接続技術。 |
| FOWLP | Fan-Out Wafer Level Package。再配線を用いた薄型パッケージ技術。TSVなし。 |
| Foveros | Intelの3Dロジック積層技術。TSVを用いた垂直接続。 |
| GGD | Known-Good Die。良品確認済みのチップを組み合わせてパッケージングする手法。 |
| HBM | High Bandwidth Memory。積層DRAM。2.5D/3Dで広帯域接続される。 |
| Hybrid Bonding | 絶縁体＋金属の直接接合を実現する高度な3D実装技術。 |
| Interposer | 複数のチップをつなぐための中間基板。高密度配線が可能。 |
| μ-bump | マイクロバンプ。チップ間電気接続に用いる小型バンプ。 |
| RDL | Redistribution Layer。パッドや信号を再配置する薄膜配線層。 |
| SoIC | System on Integrated Chips。TSMCのダイレクト3D積層技術。 |
| TSV | Through Silicon Via。シリコンを貫通するビア構造。3D積層接続に用いられる。 |
| UBM | Under Bump Metallization。バンプ下の金属スタック。接着・導通のために形成。 |
| UCIe | Universal Chiplet Interconnect Express。オープンなチップレット間I/F規格。 |