1.5 CFET構造とスタック型MOSの展望

1.5 CFET Structure and Outlook for Stacked MOS

📘 概要｜Overview

CFET（Complementary FET） は、nFETとpFETを垂直方向に積層する次世代トランジスタ構造です。
FinFET → GAA の進化を引き継ぎながら、セル面積の大幅削減と配線自由度の拡大を可能にします。

CFET vertically stacks nFET and pFET, aiming for denser standard cells and improved routing flexibility beyond GAA.

🧱 構造原理｜Structural Concept

graph TB
    subgraph Upper Layer
        PFET["p-FET<br/>(Upper Nanosheets)"]
    end
    OX["Isolation Oxide"]
    subgraph Lower Layer
        NFET["n-FET<br/>(Lower Nanosheets)"]
    end
    SUB["Substrate / Handle Wafer"]

    PFET --> OX --> NFET --> SUB

GAA: n/p を同一層に並列配置
CFET: n/p を垂直積層し、レイアウト面積を縮小

⚡ 電気的特徴と設計影響｜Electrical Characteristics & Design Impact

🔍 項目 / Item	💡 CFETの特性 / CFET Features
ゲート制御	GAAと同等の4面制御 / Same as GAA
n/p対称性	垂直構造でレイアウト対称性向上
クロストーク	層間干渉に対策必要
配線自由度	BEOL空間の有効利用
設計難易度	高度PDK・抽象化必須

🏭 製造課題｜Manufacturing Challenges

チャネルごとのドーピング独立性：nFETとpFETのドーピング分離が難しい
熱処理ステップ分離：下層が熱予算を超えやすい
選択エピ成長とエッチング精度：複数工程の整合が必須
BEOL統合：金属層高さやIRドロップの調整

Independent doping, thermal budget control, selective epitaxy, and BEOL integration are critical for CFET fabrication.

🧩 モジュール統合効果｜Module-Level Integration Advantage

インバータモジュールを1セルで完結
n/pの物理的分離が不要、セル面積半減
標準セル密度が実質2倍

CFET enables the tightest inverter integration, halving cell area and doubling density.

🔮 今後の展望｜Future Outlook

timeline
    title CFET Roadmap
    2024 : GAA mainstream adoption
    2026 : Early CFET R&D (IME, Intel labs)
    2030 : Pilot CFET integration in niche products
    2032 : CFET standard cell libraries emerge

2030年代前半：IntelやIMEが試作段階へ
EDA/PDK整備と設計者教育が必須
システム・オン・スタック（SoS）時代の中核技術へ

🔗 関連補足｜Related Appendices

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