📊 5.4 設計結果の比較と構造的考察

5.4 Comparative Analysis of Design Results and Structural Insights

この節では、FSM・MUX・Adder という3つの基本PoCブロックについて、
論理構造・面積・タイミング・設計制約・物理配置の特徴を比較し、
設計者としての洞察力を育てます。

In this section, we compare three fundamental PoC blocks — FSM, MUX, and Adder — focusing on their logic structure, area, timing, constraints, and layout characteristics to develop design insight.

📋 設計結果の比較表｜Comparison Table

⚙️ 項目｜Item	FSM	MUX (2:1)	Adder (4-bit)
論理構造 Logic	状態遷移＋制御 State machine + control	単純な選択回路 Simple selector	桁進みを含む演算回路 Arithmetic with carry
セル数 Cell Count	約20 ~20 cells	約4 ~4 cells	約40 ~40 cells
面積 Area	中 Medium	小 Small	大 Large
Slack Timing Margin	+0.85 ns	+1.10 ns	+0.25 ns
DRC/LVS Check Result	Clean	Clean	Clean
クロック依存性 Clock Dependency	高い High	低い Low	高い High
観察ポイント Key Observation	状態制御とflagの動き State + flag control	SELと出力の一致 Selector-output match	遅延・桁あふれ挙動 Delay + carry behavior

🔍 ブロック別考察｜Block-by-Block Insight

🧭 FSM：有限状態機械

FSM: Finite State Machine

制御回路の代表例 / Representative of control logic
クロック駆動の状態遷移 → タイミングに敏感
Clock-driven transitions → Sensitive to timing
設計意図が明確に可視化されやすい
Easily visualized design intent

🧮 MUX：2:1セレクタ

MUX: 2-to-1 Multiplexer

非常にシンプルな選択回路 / Simple selection logic
面積・遅延ともに最小 → 設計入門に最適
Minimal area/delay → Good for beginners
波形観察しやすく教材に最適
Ideal for learning signal flow

➕ Adder：4ビット加算器

Adder: 4-bit Binary Adder

構造的に重い処理回路 / Structurally heavy arithmetic
桁数が増えるほど遅延増加 → タイミングに注意
Delay increases with bit-width → Timing critical
設計・合成時の調整余地あり
Has room for design optimization

📘 教材的まとめ｜Educational Summary

🔍 学習観点｜Learning Aspect	FSM	MUX	Adder
状態制御 State Control	◎	―	△
論理選択 Logic Selection	―	◎	△
算術処理 Arithmetic Logic	―	―	◎
配線密度観察 Layout Density	△	◎	△
検証体験 Verification Practice	◎	◎	◎

各ブロックの特性は明確に異なるため、組み合わせて使うことで多面的な設計学習が可能になります。
The unique characteristics of each block make them suitable for diverse design training when combined.

🔗 次節への接続｜Next Section

次節 5.5 設計改善とフィードバックでは、これらの評価結果を踏まえ、どのように設計を改善・最適化するかを具体的に検討していきます。