🧪 5.3 DRC・LVSチェックとエラー解析
5.3 DRC & LVS Check and Error Analysis
本節では、OpenLaneによる物理設計の最終段階で実施される
DRC（Design Rule Check）および LVS（Layout vs Schematic）チェックの読み解きと解析方法 を解説します。
These checks are critical for verifying manufacturability and logical consistency of the layout.
📐 DRC：デザインルールチェック
DRC: Design Rule Check
▶ 🎯 目的｜Purpose
| 日本語 | English |
|---|---|
| 半導体製造の物理ルールに違反していないか検出 | Detect physical violations of fabrication rules |
| 最小幅、スペース、VIA構造などをチェック | Check width, spacing, via enclosure, etc. |
▶ 📁 出力ファイル｜Output File
runs/<design>/reports/signoff/drc.rpt
▶ ✅ 確認項目｜Common Checks
| 項目 | 内容（日本語） | 内容（English） |
|---|---|---|
| Spacing Rule | 配線間隔が狭すぎないか | Minimum metal spacing |
| Width Rule | 配線幅が小さすぎないか | Minimum metal width |
| Enclosure | VIAが下層金属をはみ出していないか | Via enclosure violation |
🔄 LVS：レイアウト vs 回路図の一致チェック
LVS: Layout vs. Schematic Check
▶ 🎯 目的｜Purpose
| 日本語 | English |
|---|---|
| 回路図（RTL/Netlist）とGDSレイアウトの論理的一致性を確認 | Ensure logical equivalence between netlist and layout |
| ショート・オープン、ピン不整合を検出 | Detect shorts, opens, and pin mismatches |
▶ 📁 出力ファイル｜Output File
runs/<design>/reports/signoff/lvs.rpt
▶ ❌ 代表的エラー例｜Typical Errors
| エラータイプ | 内容（日本語） | 内容（English） | 対応方法 |
|---|---|---|---|
| Missing Net | 接続されていないネットがある | Net missing from layout | RTLまたはGDSを再確認 |
| Extra Net | 余分なネットが存在 | Unnecessary net in layout | 不要な合成・配線の削除 |
| Pin Mismatch | ピン定義の不一致 | Pin direction/name mismatch | RTL/SDC整合性を確認 |
🧪 実例：FSMのDRC/LVSチェック結果
Example: FSM DRC & LVS Report
✔ 合格の場合（Pass）
** DRC Errors Found = 0
** LVS Result = MATCH
設計は物理的にも論理的にも正しく、製造可能な状態です。
✖ エラーがある場合（Fail）
** DRC Errors Found = 8
- Spacing violation at M1 ...
🛠 対応方法：final.def や final.gds をKLayoutで開き、該当箇所を可視的に確認・修正します。
📘 教材的意義｜Educational Insight
| ポイント（日本語） | Insight（English） |
|---|---|
| DRCとLVSは設計完成度の最終チェック | DRC & LVS are final gates to design completion |
| 単なる合否でなく、原因の理解と対処力を鍛えることが重要 | Beyond pass/fail, it’s about interpreting and fixing errors |
🔗 次節への接続｜Next Section
次節 5.4: ブロック比較と考察 では、FSM・MUX・Adderの各PoCブロックの評価を比較し、構造と実装の違いを整理します。