🧪 5.2 面積・タイミングの評価とレポート解釈
5.2 Area & Timing Evaluation and Report Interpretation
本節では、OpenLaneによる物理設計の結果として得られた
📐面積（Area）および⏱️タイミング（Timing）に関するレポートを分析します。
レポートは単なる数値出力ではなく、設計改善のヒントを得るための重要なフィードバック源です。
In this section, we analyze the 📐area and ⏱️timing reports generated by OpenLane.
Reports are not just numbers, but crucial feedback for design improvement.
📦 評価対象レポート｜Target Reports
| 🗂️ カテゴリ | 📁 ファイル例 | 📝 説明｜Description |
|---|---|---|
| 面積情報｜Area Report | reports/floorplan/area.rpt |
Cell / Die 面積、利用率など Cell / Die area and utilization |
| タイミング｜Timing Report | reports/signoff/timing/timing.rpt |
Slack、遅延パスなど Slack and delay paths |
| 合成結果｜Synthesis | reports/synthesis/ |
セル数、ゲート数、FFなど Number of cells, gates, FF |
📐 面積評価｜Area Evaluation
📖 用語｜Terminology
| 項目 | 意味（日本語） | Meaning (English) |
|---|---|---|
| Cell Area | 標準セルの合計面積 | Total area of logic cells |
| Die Area | チップ全体の実装領域 | Total die area including margins |
| Utilization | セル面積 / Die面積（密度） | Cell area / Die area (density) |
🔍 観察ポイント｜Key Observations
- ⚠️ 利用率が高すぎると → 配線困難・DRC違反のリスク
High utilization → Routing difficulty and risk of DRC errors - 💤 利用率が低すぎると → ダイが無駄に大きい
Low utilization → Die area waste and cost increase - 📊 各ブロックの比較により構造の重みがわかる
Comparing each block shows the structural weight
⏱️ タイミング評価｜Timing Evaluation
📖 用語｜Terminology
| 項目 | 意味（日本語） | Meaning (English) |
|---|---|---|
| Slack | クロック余裕時間（正：余裕あり、負：違反） | Timing margin (Positive: pass, Negative: violation) |
| Critical Path | 最も遅延の大きい経路 | Longest delay path |
| WNS (Worst Negative Slack) | 最も悪いSlack値 | Worst Slack value |
🔍 観察ポイント｜Key Observations
- ❌ Slackが負 → 制約または設計構造の再検討が必要
Negative Slack → Reconsider constraints or design logic - 🧮 Adder は構造上、遅延が出やすい（桁数に依存）
Adders tend to have delay due to carry logic - ⚙️ FSM も状態遷移で遅延が顕著なことがある
FSM transitions can also introduce significant delay
📊 ブロック別評価例｜Block-wise Evaluation Example
| ブロック｜Block | 🧱 Cell Area (µm²) | 🧱 Die Area (µm²) | ⏱️ Slack (ns) | 📝 コメント｜Comment |
|---|---|---|---|---|
| FSM | 240 | 800 | +0.85 | 良好｜Good |
| MUX | 64 | 400 | +1.10 | 非常に良好｜Excellent |
| Adder | 480 | 1200 | +0.25 | ややギリギリ｜Borderline |
※ 上記はサンプル値。実行環境・制約条件により異なります。
These are sample values. Actual results may vary.
💡 改善ヒント｜Tips for Improvement
| 🎯 対象 | 🔧 改善策（日本語） | 💡 Tips (English) |
|---|---|---|
| 面積｜Area | Floorplanのマージン調整 | Tune floorplan margins |
| セルサイズの最適化（合成制約） | Optimize cell size via synthesis constraints | |
| タイミング｜Timing | SDC制約の見直し（クロック周期緩和） | Relax clock period in SDC |
| 論理構造の簡素化・並列化 | Simplify or parallelize logic |
📘 教材としての意義｜Educational Value
レポートを読める力は、設計を「客観的に評価」する力です。
This ability to read reports leads to better objective evaluation of your design.
数値の裏にある構造的な意味や改善策を考察することが、
次世代設計者としての実力を高めます。
Seeing through the numbers to structural meaning and improvements strengthens your skills.
🔗 次節への接続｜Next Step
次節 5.3 DRC/LVSチェックとエラー解析 では、
DRC（設計ルールチェック）およびLVS（回路一致確認）の評価方法とエラー解釈を解説します。