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4.6 レイアウト結果の確認と設計考察

本節では、OpenLaneによって物理設計されたPoCブロック（FSM, MUX, Adder）について、実際に生成されたレイアウトやレポートを確認し、設計結果の妥当性と改善ポイントを考察します。

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🔍 1. レイアウトの可視化（GDS）

GDSファイルは、レイアウトの最終成果物であり、KLayoutなどのビューアを用いて視覚的に構造を確認できます。

▶ 表示方法（KLayout）

klayout runs/fsm/results/final/gds/final.gds

• 各標準セルの配置状況や配線層の構造が可視化されます
• FloorplanにおけるIO配置・コア領域のバランスを評価

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📐 2. 面積とタイミングの評価

OpenLaneによるレポートには、以下の設計指標が出力されます。

項目	意味	確認ファイル例
Cell Area	標準セル合計面積	reports/synthesis/
Die Area	チップ総面積	reports/floorplan/
Slack	クロック余裕時間	reports/signoff/timing/

✔ 目安となる評価観点

• 面積が想定より肥大化していないか？
• タイミングSlackがマイナスになっていないか？
• セル配置が過密・過疎になっていないか？

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🧪 3. DRC/LVSのチェック

設計が製造可能な物理ルールに違反していないか、また論理設計と物理実装が一致しているかを確認します。

• DRC（Design Rule Check）→ パターン違反の有無
• LVS（Layout vs Schematic）→ ネットリスト一致

▶ レポート例

runs/fsm/reports/signoff/drc.rpt
runs/fsm/reports/signoff/lvs.rpt

“Clean”であることが、設計完了の重要指標です。

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📊 4. 各ブロックの比較と考察

ブロック	セル数	面積 (um²)	DRC	タイミング
FSM	約20	小	Clean	Slack OK
MUX	約4	極小	Clean	Slack OK
Adder	約40	中	Clean	Slack OK

📌 考察例

• Adderは加算器構造上セル数が多く、面積も大きめ
• FSMは制御構造のため配線密度が比較的高い
• MUXは最も単純で、物理設計負荷も軽い

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🧭 5. 改善・発展への視点

• クロック制約（SDC）を厳しくすることで、より高性能な構成が可能
• Floorplanのマージン調整により面積最適化
• クロックツリー合成やメタル層の制約変更によるDRC削減

OpenLaneでは設定ファイル（config.tcl）を書き換えることで、試行錯誤的にこれらを学ぶことができます。

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🔚 総括と次章への接続

PoCブロックのVerilog記述から、物理設計・DRC確認・GDS生成まで一連の流れを経験しました。

次章（応用編）では、より複雑な設計（高耐圧、ESD保護、アナログ混載など）へと展開し、実践力を高めていきます。