🧩 4.6 レイアウト結果の確認と設計考察
Layout Results and Design Evaluation
本節では、OpenLaneによって物理設計されたPoCブロック（FSM, MUX, Adder）について、生成されたレイアウトやレポートを実際に確認し、設計の妥当性と改善ポイントを考察します。
🔍 1. レイアウトの可視化（GDS）
GDSファイルは物理設計の最終成果物であり、KLayoutなどのツールを用いてチップの構造を視覚的に確認できます。
▶ 表示手順（KLayout）
klayout runs/fsm/results/final/gds/final.gds
- 各標準セルの配置状況やメタル層構造が可視化されます。
- FloorplanにおけるI/O配置やCore領域の面積配分、配線密度なども評価可能です。
📐 2. 面積とタイミングの評価
OpenLaneは設計後に各種の評価レポートを自動生成します。主な項目は以下の通りです。
| 項目 | 説明 | 確認ファイル例 |
|---|---|---|
| Cell Area | 標準セルの合計面積 | reports/synthesis/ |
| Die Area | チップ全体の物理面積 | reports/floorplan/ |
| Timing Slack | クロック制約に対する余裕時間 | reports/signoff/timing/ |
✔ 評価観点の例
- 面積が過剰でないか？（利用率、マージン）
- Slackがマイナス（タイミング違反）でないか？
- セル配置に偏りがないか？（過密・過疎）
🧪 3. DRC / LVS のチェック
- DRC（Design Rule Check）：物理レイアウトがプロセスの設計ルールに違反していないかを確認
- LVS（Layout vs Schematic）：レイアウトと論理ネットリストの一致を検証
▶ レポートファイル例
runs/fsm/reports/signoff/drc.rpt
runs/fsm/reports/signoff/lvs.rpt
**Clean**が出ていれば成功です。- DRC違反やLVS不一致があれば、配線/Floorplan/ネット定義を見直す必要があります。
📊 4. 各ブロックの比較と考察
| ブロック | セル数（概算） | 面積 | DRC | タイミングSlack |
|---|---|---|---|---|
| FSM | 約20 | 小 | ✅ Clean | ✅ OK |
| MUX | 約4 | 極小 | ✅ Clean | ✅ OK |
| Adder | 約40 | 中 | ✅ Clean | ✅ OK |
📌 考察ポイント
- Adder は構造上セル数が多く、配線密度も中程度に。
- FSM は状態制御により配線集中領域が発生しやすい。
- MUX は最も単純で、面積・制約ともに軽微。
🧭 5. 改善と発展の視点
- タイミング制約（SDC）強化 → 高速設計への挑戦
- マージン調整 → Floorplan改善・面積縮小
- Metal層戦略の再構成 → DRC改善、配線最適化
OpenLaneでは config.tcl や sdc.tcl を柔軟に調整することで、これらの改善を繰り返し実験できます。
🧾 総括と次章への接続
本章では、PoCブロック（FSM, MUX, Adder）の：
- RTL設計
- 論理合成
- 配置・配線
- GDS生成
- DRC / LVS 検証
までのフローを一貫して経験しました。
🔗 次章への導線
次章では、より実践的なSoC構成・アナログ混載・高耐圧対応などの発展設計に進みます。ここで得た知見を活かし、複雑な設計へ挑戦しましょう。