🧩 4.1 PoC仕様全体の概要と設計目的
4.1 Overview of PoC Design Objectives and Scope
🎯 設計PoCの目的｜Objectives of PoC Design
- ✅ Sky130 PDK を活用した 「動く設計」 の完成体験
- ✅ 仕様書 → RTL → 検証 → 物理設計 → GDS出力 の 一貫した設計フロー を体験
- ✅ 小規模ながらも SoC 設計の本質（状態制御・演算・接続）を含む
- ✅ 拡張性 を意識した構成により、将来的な CPU/I/F/Memory 統合へ接続可能
🧩 PoC構成ブロック｜Target PoC Blocks
以下の3ブロックを主対象とします：
| ブロック｜Block | 機能｜Function | 学習ポイント｜Learning Focus |
|---|---|---|
| FSM | 状態遷移と制御生成 | クロック同期設計・状態エンコード |
| MUX（2:1） | 信号切り替え | 組み合わせ回路・レイアウト簡素化 |
| Adder（4bit） | 加算演算（A + B） | 演算回路・ゲート規模・タイミング特性 |
📐 設計スコープ｜Design Scope
| 項目｜Item | 内容｜Details |
|---|---|
| PDK | SkyWater Sky130 Open PDK |
| HDL言語 | Verilog RTL（SystemVerilog 非使用） |
| EDAツール | OpenLane v2, Magic, Netgen, KLayout |
| 出力成果物 | GDSファイル、DRC/LVS合格済みデータ |
| 制約 | 小規模（〜1,000ゲート）、フルカスタム不要 |
| 拡張性 | IP統合・SoC化に向けた構成可能性あり |
🧑🏫 対象読者｜Intended Audience
- RTL設計は経験があるが、物理設計やPDK活用に未経験な初学者
- Sky130 / OpenLane を用いた設計PoCを体験したい設計者
- 半導体教育で 実践的な教材構築 を検討する指導者・教育機関
🏁 実習で目指すゴール｜Expected Learning Outcomes
- ✅ Verilog RTLの記述とシミュレーション（Testbench含む）
- ✅ OpenLaneによる 論理合成 → 配置配線 → GDS出力
- ✅ DRC / LVS / STA の最小通過要件の理解と実行
- ✅ 波形出力・設計結果レポートの自動生成と考察
🔗 次節への導線｜Next Section
次節 4.2：PoCブロックの仕様定義 では、
各PoCブロック（FSM, MUX, Adder）の詳細仕様・I/O定義・状態遷移・真理値表などを提示し、
Verilog設計に直結する構造化された仕様記述へと展開します。
📝 補足｜Notes
- このPoCは「教育用途に特化した小規模ブロック」を用いています
- Sky130 PDKによる「実機製造可能な仕様・制約」に準拠しています
- 拡張PoCやIP統合のベースとしても使用可能な設計構成です