🧩 制約ファイルのカスタマイズと設計最適化（OpenLane v2 完全版）

Constraint Customization and Design Optimization in OpenLane v2

📘 概要｜Overview

この章では OpenLane v2 で使用される制約（constraints）をカスタマイズし、
面積・タイミング・配線効率・電力 にどのような影響が出るかを実験的に理解します。

OpenLane v1 時代の floorplan.tcl / placement.cfg に依存せず、
v2 正式仕様（config.tcl + optional constraints） へ完全対応しています。

✅ OpenLane v2 の制約ファイル体系（最新版）

OpenLane v2 の制約は config.tcl が中心で、
必要に応じて .cfg や .tcl を追加して拡張できます。

📂 主要ファイル一覧（OpenLane v2 正式仕様）

✅ 基本的には config.tcl と sdc.tcl の 2本柱
✅ 必要な場合のみ .cfg・.tcl を追加する方式に v2 は統一されている

🗂️ ディレクトリ構成例（v2 正式）

designs/inverter/
├── config.tcl
├── sdc.tcl
├── pin_order.cfg
├── macro_placement.cfg
└── runs/

✅ config.tcl に記述する主要パラメータ（OpenLane v2）

OpenLane v2 の floorplan・placement 制約は可能な限り config.tcl に統一されている。

🔧 Floorplan 制約（重要）

set ::env(FP_CORE_UTIL) "35"
set ::env(FP_ASPECT_RATIO) "1"
set ::env(FP_IO_MODE) "matching"
set ::env(FP_PDN_VPITCH) "153.6"
set ::env(FP_PDN_HPITCH) "153.6"

🔧 Placement 制約

set ::env(PL_TARGET_DENSITY) "0.60"
set ::env(PL_ROUTABILITY_DRIVEN) "1"

🔧 Clock / Timing 制約（sdc 併用）

config.tcl:

set ::env(CLOCK_PORT) "a"
set ::env(CLOCK_PERIOD) "10.0"

sdc.tcl:

create_clock -name core_clk -period 10 [get_ports a]

✅ ピン配置（pin_order.cfg）

# ポート名 方向 配置側
a input  left
y output right

✅ マクロ配置（macro_placement.cfg）

SoC / IP マクロ向け：

macro_name_x macro1 50
macro_name_y macro1 120
macro_orient macro1 R0

🧪 実験例：制約変更が設計に与える影響

✅ 実験①：クロック制約変更（高速化）

config.tcl:

set ::env(CLOCK_PERIOD) "5.0"   ;# 200MHz

実行：

flow.tcl -design inverter -tag fast_run

観察ポイント：

✅ 実験②：配置密度 (PL_TARGET_DENSITY)

config.tcl:

set ::env(PL_TARGET_DENSITY) "0.45"

効果：

✅ 実験③：IO ピン配置の最適化

pin_order.cfg により配線混雑の緩和が可能。

例：

a input left
y output right

効果：

• ✅ 配線長の最適化
• ✅ 交差配線の削減
• ✅ routing DRC の抑制

📈 評価指標（v2 標準レポート）

OpenLane v2 の実行後、以下を観察する：

🎓 教育的意義

🔗 関連リンク

• 第2章：RTLからGDSへの実装
• 第3章：レポート解析
• OpenLane Documentation