🔄 状態遷移図と状態表｜State Diagrams and Transition Tables

📘 状態の可視化とは？｜What is State Visualization?

FSM設計では、まず状態とその遷移関係を明示的に可視化することが重要です。
In FSM design, it is crucial to explicitly visualize states and their transitions.

視覚的に確認することで、設計ミスの早期発見と論理の整理が容易になります。
Visualization helps catch design errors early and organize logic clearly.

状態遷移図は、状態ノードと遷移矢印で構成される構造図です。
A state diagram consists of nodes (states) and directed edges (transitions).

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stateDiagram-v2
    [*] --> IDLE
    IDLE --> WAIT_ACK : start
    WAIT_ACK --> DONE : ack_received
    DONE --> [*]

ノード｜Node：IDLE、WAIT_ACK、DONE
矢印｜Arrow：遷移を表す（トリガ条件付き）
Arrows represent transitions with trigger conditions.

状態遷移表は、状態・入力・次状態・出力を明示的にまとめた表形式の仕様書です。
It is a table showing the relationship between current state, input, next state, and output.

現在の状態｜Current State	入力｜Input	次の状態｜Next State	出力｜Output
IDLE	0	IDLE	0
IDLE	1	WAIT_ACK	0
WAIT_ACK	0	WAIT_ACK	0
WAIT_ACK	1	DONE	1
DONE	X	IDLE	0

📌 X はドントケア（Don’t Care）を意味します。
X indicates a “don’t care” condition.

状態を洗い出す（例：IDLE、WAIT、DONE）
List functional states (e.g., IDLE, WAIT, DONE)
状態遷移図を描く（条件付き矢印）
Draw a state diagram with conditional transitions
状態遷移表に整理
Organize behavior into a state table
HDL（Verilog）でコーディング（次節で解説）
Implement with Verilog (explained in the next section)

学習ポイント｜Learning Point	内容｜Details
視覚化力	設計意図を図や表で共有しやすくなる Improves communication of design intent with diagrams and tables
論理整理	実装前に動作仕様を明確化 Defines functional behavior clearly before implementation
実装支援	Verilog記述の下地を形成 Provides a solid foundation for FSM coding in Verilog

fsm_hdl_description.md：状態遷移のVerilog記述｜FSM Implementation in Verilog