🤖 応用編 第7章：自動化と実装検証技術
Applied Chapter 7: Automation and Implementation Verification
📘 概要｜Overview
本章では、RTL設計から物理レイアウト検証までに対応した
設計品質の静的チェックおよび自動検証フローの体系化を扱います。
From RTL to physical layout, this chapter focuses on
systematic quality verification and automation techniques for hardware design.
Lint, DRC, LVS, STA といった各段階の検証手法に加えて、
OpenLaneやGitHub ActionsによるCI/CDフロー構築も取り上げます。
In addition to Lint, DRC, LVS, and STA,
you will learn how to build a modern CI/CD design flow using OpenLane and GitHub Actions.
📂 セクション構成｜Section Structure
| 📄 ファイル名｜Filename | 📚 内容｜Description |
|---|---|
lint_and_static_check.md |
Verilogの静的解析とLintチェックの基本 Static analysis and style checking for Verilog |
drc_lvs_erc.md |
物理設計におけるDRC / LVS / ERC検証 Physical verification techniques (DRC, LVS, ERC) |
openlane_validation.md |
OpenLaneによる物理レイアウトの自動検証 Automated physical verification using OpenLane |
ci_cd_designflow.md |
GitHub Actionsを用いたCI/CDの構築 CI/CD design flow with GitHub Actions |
🎯 対象読者｜Target Audience
- RTL設計の品質検証を学びたい初学者・学生
Beginners and students interested in RTL design quality - DRC/LVSなどの物理検証に習熟したい設計者
Engineers seeking practical skills in physical verification - 教育目的でEDAフローを体系的に運用したい講師・研究者
Educators and researchers aiming for structured EDA flows
✅ 本章のねらい｜Objectives of This Chapter
- 設計初期から物理段階までの検証手法とツール操作を体系的に理解
Understand verification techniques and tool usage from RTL to physical stages - Lint〜DRC/LVS〜CI/CDまでの一貫した検証フローを自動化
Automate a unified verification flow - OpenLaneとGitHub Actionsを活用し、教育・PoC向けの再現性ある開発環境を構築
Build reproducible design environments for education and PoC development
🔗 関連章リンク｜Related Chapters
👤 著者・ライセンス｜Author & License
| 項目｜Item | 内容｜Details |
|---|---|
| 著者｜Author | 三溝 真一（Shinichi Samizo） |
| GitHub | Samizo-AITL |
| shin3t72@gmail.com | |
| ライセンス｜License | MIT License（再配布・改変自由） Redistribution and modification allowed |