⚡ LDMOS（Laterally Diffused MOS）

📘 概要｜Overview

LDMOS（Laterally Diffused MOS） は、高電圧に対応するための横方向拡散型のMOSトランジスタ構造です。
LDMOS is a laterally diffused MOS transistor structure designed for high-voltage applications.

主な用途｜Main applications:

パワーマネジメントIC（PMIC）
Power management ICs
モータ・LEDドライバ
Motor and LED drivers
車載用SoC（高耐圧I/O含む）
Automotive SoCs including high-voltage I/Os

🏗️ 構造と特徴｜Structure and Features

【LDMOS構造（断面図）｜LDMOS Cross-Section】

GATE
│
┌────┬────────────┬────┐
│ P  │ Drift領域（低ドープN）│N+ D│
│Sub │─────────────────────┘
└────┘
 ← Lateral方向に拡散

【リングゲート型LDMOS（上面レイアウト概念図）｜Ring-Gate Layout】

        ┌──────────────────────┐
        │     GND Guard Ring     │ ← P+ガードリング（外周）
        │  ┌────────────────┐  │
        │  │      Drain (N+)       │  │ ← 高電圧端子（外周）
        │  │  ┌────────────┐  │
        │  │  │   Gate (Poly)     │  │ ← リング状ゲート
        │  │  └────────────┘  │
        │  │     Source (N+)     │  │ ← 中央ソース
        │  └────────────────┘  │
        └──────────────────────┘

📐 特性と設計パラメータ｜Characteristics and Design Parameters

項目｜Item	解説｜Description
耐圧範囲 Breakdown Voltage	30V〜700V（構造・プロセスに依存） 30V–700V depending on structure/process
オン抵抗 On-Resistance	Drift長に比例。低抵抗化にはセル配置やレイアウトの工夫が必要 Proportional to drift length; optimized via layout
ゲート酸化膜 Gate Oxide	厚膜酸化（>10nm）で高電圧動作をサポート Thick oxide prevents breakdown
寄生素子 Parasitic Effects	高電圧印加時の寄生npnトランジスタ・ラッチアップ対策が重要 Suppression of latch-up is critical

⚙️ SOI基板構造による高耐圧化｜SOI-Based High Voltage Structure

【SOI LDMOS構造｜SOI LDMOS Cross-Section】

    ┌──────────────┐
    │   Metal / Passivation  │
    ├──────────────┤
    │       Gate (Poly)       │
    ├──────────────┤
    │   Drift / N− Region    │ ← 高耐圧ドレイン拡散
    ├──────────────┤
    │   P-Body / N+ Source   │
    ├──────────────┤
    │   SOI Layer (Si)       │ ← トランジスタ層
    ├──────────────┤
    │   BOX (SiO₂)           │ ← Buried Oxide 絶縁層
    ├──────────────┤
    │   Handle Wafer (Sub)   │ ← 基板バルク不要（浮遊）
    └──────────────┘

特徴｜Feature	解説｜Description
寄生素子抑制 Parasitic Suppression	寄生npn構造をBOXで絶縁 BOX layer eliminates latch-up path
電界集中抑制 Field Relaxation	BOXが基板方向の電界を抑制し高耐圧 Electric field diverted from bulk
高速応答 Fast Switching	Junction容量が小さくスイッチング損失が少ない Low parasitic capacitance
熱設計 Thermal Consideration	熱がBOXに閉じ込められるため放熱設計が必要 Requires thermal-aware layout

🧪 実装上の注意点｜Implementation Notes

空乏層拡張方向の考慮
Layout must account for lateral depletion extension
寄生バイポーラ抑制
Use guard rings to prevent latch-up
セル密度と放熱のトレードオフ
Balance between packing density and heat dissipation

📚 教材的意義｜Educational Relevance

横方向拡散と電界制御の理解に最適
Ideal to understand lateral diffusion and field control
HV-CMOSとの構造比較ができる
Supports structural comparison with HV-CMOS
パワーSoC設計への導入技術として重要
Key knowledge for power SoC design

🔗 関連リンク｜Related Topics

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章全体の構成と関連技術の導入
Chapter 2 Top: Overview of high-voltage devices and structure of this section
hvcmos.md
CMOSプロセス互換での高耐圧化技術
High-voltage CMOS with process compatibility
layout_rules.md
LDMOSレイアウト制約と最適化
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基礎編第4章｜MOSトランジスタの特性
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