5.2 標準セルとセルベース設計
5.2 Standard Cells and Cell-Based Design
SoC（System on Chip）は、標準セル（Standard Cell）と呼ばれる基本ブロックを積み重ねて
大規模な回路を構築します。
In SoC design, basic blocks called standard cells are stacked together
to construct large-scale integrated circuits efficiently.
🧩 標準セルとは何か？
🧩 What Is a Standard Cell?
▶ 定義｜Definition
- 特定のプロセス技術に基づいてあらかじめ設計・検証された論理セル群（例：AND, OR, DFF）
- 自動合成・配置ツールが、面積・性能・ピン位置情報をもとにセルを最適配置
Pre-designed and verified logic cells optimized for a given process.
Used in automatic synthesis and placement flows.
▶ 構成要素｜Key Components
| 要素 / Component | 内容 / Description | 形式 / Format |
|---|---|---|
| 回路図 / Schematic | トランジスタ構成の論理回路 | .lib, .v |
| レイアウト / Layout | 物理配置と配線構造 | .gds, .lef |
| タイミング情報 / Timing Info | 遅延・セットアップ/ホールドなどの特性 | .lib, .db |
| ピン定義 / Pin Map | 入出力位置、金属層、方向 | .lef, .mag |
🏗️ セルベース設計の基本
🏗️ Basics of Cell-Based Design
▶ 特徴｜Features
| 特性 | 解説（日本語） | Description (English) |
|---|---|---|
| 🔁 効率的再利用 | セルを並べて再利用可能 | High reusability of cells |
| ⚙ 自動化対応 | 合成・配置配線と統合 | Compatible with automation |
| 🔒 レイアウト固定 | セル内部は変更不可 | Internal layout is fixed |
▶ 構成イメージ（Mermaid形式）｜Conceptual Diagram (Mermaid)
flowchart LR
subgraph Standard_Cell_Library [🏛️ Standard Cell Library]
A[🔲 AND2 Cell] --> B[⏸️ DFF Cell] --> C[➕ XOR2 Cell]
end
Standard_Cell_Library --> D[🧩 回路構成<br>Constructed Logic]
🔧 合成との関係｜Relation to Logic Synthesis
- 合成ツール（例：Yosys）は RTL（Verilog）から論理構造を抽出し、
標準セルライブラリのゲートへマッピングします。 - 遅延・面積を考慮し、最適なセルを選択してネットリストを出力
Synthesis tools map RTL to library cells based on timing/area.
🎓 教育的演習例｜Educational Exercises
| テーマ / Theme | 内容 / Activity |
|---|---|
| セルの構造をGDSで観察 | AND2, INV, DFFなどをレイアウトで確認 |
| セル置換による遅延比較 | INV vs NAND構成での経路遅延評価 |
| 論理合成→配置のフロー体験 | Verilog → Synthesis → DEF生成まで体験 |
⚠️ 設計上の注意点｜Design Considerations
| 注意点 / Caution | 内容 / Notes |
|---|---|
| 柔軟性の制限 / Limited Flexibility | セル内部は修正不可（再設計不可） |
| 負荷依存性 / Load Sensitivity | 遅延が出力負荷やファンアウトに依存 |
| 配線制約 / Routing Constraints | ピン配置・金属ピッチによる制限あり |
📘 まとめと次節への導入
📘 Summary & Next Section
標準セルは、設計の再利用性・自動化・信頼性を高める鍵です。
次節では、このようなセルベース回路におけるタイミング整合性確保の要である
クロック設計とSTA（静的タイミング解析）の基本を学びます。
👉 5.3 クロックとタイミング設計（STA入門）｜Clock and Timing (STA Intro)