📘 基礎編 第4章 : MOSトランジスタ特性と設計基盤
Fundamentals-Chapter 4: MOS Transistor Characteristics and Design Infrastructure
🔄 前章との接続｜Connection to Previous Chapter
| 日本語 – Japanese | English – English |
|---|---|
| 第3章では、微細化によるプロセス限界と信頼性課題を整理しました。 | Chapter 3 examined process limits and reliability challenges under scaling. |
| 本章では、それを受けて「設計者が実際に扱うMOSトランジスタ」の物理・寸法・設計ルール・PDKを体系的に整理します。 | Here, we focus on the MOSFET as handled by designers, and clarify its physical, dimensional, and PDK-based structure. |
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➡️ 📘 Chapter 3: Process Evolution and Design Limits in CMOS (EN)
🎯 章のねらい｜Chapter Objectives
| 日本語 – Japanese | English – English |
|---|---|
| - MOSトランジスタの動作・信頼性・寸法ルールを設計者視点で体系的に理解する | - Understand MOS operation, reliability, and design rules from a design perspective. |
| - PDKに含まれるルール・モデル・保証値が、どのような物理的背景から導かれるかを学ぶ | - Learn how PDK rules, models, and reliability guarantees stem from physical effects. |
| - sky130や0.18µmといった教育向けプロセスを通じて、設計・評価の接続点を体感する | - Use sky130/0.18µm educational processes to experience the design-evaluation link. |
| - 寿命や限界電圧の物理的起源（TDDB、Qbdなど）を理解し、設計限界の根拠をつかむ | - Understand physical origins of design limits (e.g., TDDB, Qbd) for reliability. |
📚 節構成｜Chapter Structure
| No. | セクション名（日本語） | Section Title (English) | リンク |
|---|---|---|---|
| 4.1 | 教材としてのMOS寸法と対象プロセス MOS Dimensions and Target Processes |
Meaning of device scaling in sky130 and 0.18µm educational processes | 📎 |
| 4.2 | MOSトランジスタの動作原理と特性 MOS Operation and Key Characteristics |
Threshold voltage, Id-Vg, gm, subthreshold slope | 📎 |
| 4.3 | 個別信頼性（BTI, HCIなど） Device Reliability (BTI, HCI, etc.) |
Bias Temperature Instability, Hot Carrier Injection, aging effects | 📎 |
| 4.3a | ゲート酸化膜の信頼性評価（TDDB／Qbd） Gate Oxide Reliability (TDDB, Qbd, TZDB) |
CDF, bathtub curves, breakdown modes (A/B/C), dielectric lifetime | 📎 |
| 4.4 | デザインルールと寸法規則の意味 Meaning Behind Design Rules |
Why rules exist: process margin, lithography, yield limits | 📎 |
| 4.5 | PDKと設計基盤の構築（sky130を中心に） PDK and Design Infrastructure (sky130) |
Structure of PDK: models, rules, libraries, layout & DRC integration | 📎 |
| 4.6 | LDD構造と短チャネル効果（SCE） LDD Structure and Short Channel Effects (SCE) |
Electric field relaxation, hot carrier suppression, Vth roll-off | 📎 |
| 4.7 | パンチスルー対策技術 Punch-Through Suppression Techniques |
Halo implant, well design, Vbs control, lateral barrier reinforcement | 📎 |
| 4.8 | 短チャネルMOSの限界とFinFET構造 Scaling Limits of Short-Channel MOS and FinFET Architecture |
Physical limits of planar CMOS, basic FinFET structure, control improvement | 📎 |
📎 関連付録｜Related Appendix
- 付録B1: 0.18µm / 0.13µm MOSトランジスタ基礎特性
Representative parameters, characteristic graphs (educational model), and BSIM3 simulation package link.
🔜 次章への導入｜Lead-in to Next Chapter
| 日本語 – Japanese | English – English |
|---|---|
| 次章（第5a章）では、本章で扱ったPDKや設計ルールの知識を基に、SoC設計の上流工程（仕様策定・モジュール選定・IF設計）に進みます。 | Chapter 5a builds on this by applying PDK knowledge and design rules to the upstream stages of SoC design (specification, module selection, interface design). |
| ここで整理した寸法・特性・制約の理解が、上流での仕様決定やモジュール構成、IF設計の前提となります。 | The understanding of dimensions, characteristics, and constraints gained here forms the basis for upstream specification decisions, module configurations, and interface design. |
➡️ 📘 第5a章：仕様策定・モジュール選定・インターフェース設計 に進む
➡️ 📘 Chapter 5a: Specification, Module Selection, and Interface Design (EN)
🧩 章のキーワード｜Keywords
MOSFET, Vth, Id-Vg, gm, Subthreshold, BTI, HCI, TDDB, Qbd, Design Rule, PDK, sky130, 0.18µm
📌 補足情報｜Supplement
- sky130 PDK: https://skywater-pdk.readthedocs.io
- Open-source EDA tools: Magic, Xyce, KLayout, Ngspice, OpenROAD
- Reliability references: JEDEC JESD 61-A, TDDB models, Weibull analysis
👤 著者・ライセンス｜Author & License
| 項目｜Item | 内容｜Details |
|---|---|
| 著者｜Author | 三溝 真一（Shinichi Samizo） |
| GitHub | Samizo-AITL |
| shin3t72@gmail.com | |
| ライセンス｜License | MIT License（再配布・改変自由） Redistribution and modification allowed |