4.8 短チャネルMOSの限界とFinFET構造
4.8 Scaling Limits of Short-Channel MOS and FinFET Architecture
本節では、プレーナ型MOSFETにおける微細化の限界と、それを乗り越える新構造としてのFinFET（フィン型MOS）について学びます。
設計上の制約、SCEやパンチスルー、リーク電流などの問題がプレーナ構造の限界を示す中、FinFETが三次元的なゲート制御によってスケーリングの延命を実現してきた流れを理解します。
🔹 プレーナMOSのスケーリング限界
▫️ Scaling Limits of Planar MOSFETs
| 限界要因 | 内容 |
|---|---|
| SCEの顕在化 | Vth Roll-Off, DIBL, SSの悪化 |
| リーク電流の急増 | オフ電流が高まり、スタンバイ電力増加 |
| ゲート制御の喪失 | チャネル長方向だけでは制御困難 |
| 製造変動の増加 | L、Tox、Vthのばらつきが致命的に |
As gate length scales down to sub-30nm, planar MOSFETs suffer from SCE, high leakage, and poor gate control—posing fundamental limits.
🔹 FinFET構造とは
▫️ What is a FinFET?
[図挿入予定：FinFET構造断面図（Fin, Gate wrap, Source/Drain）]
- チャネル領域を垂直に立ち上げた「フィン（Fin）」構造
- ゲート電極が三面からチャネルを包み込む → 高い制御性
- プレーナ構造に比べてSCEやパンチスルーが大幅に低減
FinFETs enhance electrostatic control by wrapping the gate around the fin, enabling further scaling with better performance and reliability.
🔹 FinFETの特徴と利点
| 特性 | 内容 |
|---|---|
| 優れたゲート制御 | SSが60mV/decに近づき、DIBLも改善 |
| 低リーク電流 | チャネル短縮によるオフ電流上昇を防止 |
| 高ドライブ性能 | Fin数によるドライブ電流のスケーラビリティ |
| スケーラブル設計 | 幅（W）をFinの本数で定義できる |
🔹 プレーナMOSとの比較
| 項目 | プレーナMOS | FinFET |
|---|---|---|
| ゲート制御性 | 弱い（単面） | 強い（三面） |
| リーク電流 | 高め | 低い |
| チャネル幅 | リソ制約を受ける | Finの本数で調整可 |
| 製造コスト | 低 | 高（多工程） |
🔹 教育的観点：なぜFinFETが重要か？
- プレーナ構造ではゲート制御の平面性に限界があり、電界緩和が難しい
- FinFETでは構造そのものが電界制御に貢献するため、設計と物理の融合例として重要
- あくまで基礎教材として、FinFET構造は「プレーナMOSの限界を乗り越える次世代例」として紹介する
📎 さらに詳しく知りたい方は特別編へ！
👉 特別編 第1章：FinFET / GAA / CFET のプロセスと設計
👉 Special Chapter 1: Advanced Node Structures (FinFET / GAA / CFET)
📎 補足：BSIM3とプレーナMOS設計
0.25µm〜90nm世代のプレーナ型MOSFETでは、BSIM3と呼ばれるSPICEモデルが広く使われてきました。
このモデルは、SCEや移動度劣化、DIBLといった微細化に伴う物理現象をパラメータとして扱い、設計ツールでのシミュレーションに利用されます。
BSIM3 provides practical modeling of planar MOSFET behavior under scaling, and is foundational in educational PDKs like sky130.
FinFET世代以降では別モデルが必要になりますが、本教材ではBSIM3世代の設計理解に焦点をあて、FinFET構造は設計限界の理解を促す補足として紹介しています。
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