4.7 パンチスルー対策
4.7 Punch-Through Suppression Techniques
本節では、MOSトランジスタの微細化における代表的な問題であるパンチスルー（Punch-Through）の現象と、その対策技術について解説します。
パンチスルーはゲート制御の喪失によってソース・ドレイン間に不要な電流が流れる現象であり、信頼性や動作安定性に深刻な影響を及ぼします。
🔹 パンチスルー現象とは
▫️ What is Punch-Through?
- 短チャネルMOSでは、ソースとドレインの空乏層が重なり、チャネルがゲートによって制御されなくなる
- 結果として、リーク電流の急増・Vthの低下・回路誤動作が発生
[図挿入予定：パンチスルー発生断面図、空乏層重なりの模式図]
Punch-through occurs when the depletion regions of the source and drain merge, forming an unintended conduction path that bypasses gate control.
🔹 パンチスルーの発生条件
▫️ Conditions that Promote Punch-Through
| 要因 | 内容 |
|---|---|
| 短チャネル長（L） | ゲート制御範囲が不足しやすい |
| ドレイン電圧（Vd） | 高電圧によって空乏層が拡大 |
| 浅いWell構造 | 空乏層が容易に広がる |
| 弱いドーピング | チャネル耐性が低下する |
🔹 主な対策技術
▫️ Key Suppression Techniques
| 技術 | 概要 | 効果 |
|---|---|---|
| Halo Implant（Pocket Implant） | ソース／ドレインの周囲に高ドーピング領域を形成し、横方向電界を遮断 | 空乏層の広がり抑制、Vth安定化 |
| 深いP-Well / N-Well | Junction深さを確保して空乏層が重ならないようにする | 基板側からのバリア強化 |
| チャネル長の中心制御 | ゲートパターンの位置精度向上で、意図した電界分布を確保 | 寸法・しきい値変動の抑制 |
| 逆バイアス（Vbs制御） | Bulk端子への負電圧印加でVthを上昇させる | パンチスルー抑制＋DIBL緩和 |
🔹 Halo Implantの効果と設計
- ソース・ドレイン注入に対し斜め方向から高濃度のドーピングを加える
- N-MOSにはP-type Halo（ボロン系）、P-MOSにはN-type Halo（リン系）を用いる
Halo implants act as lateral “barriers” that reinforce channel control and reduce depletion spreading.
🔹 教育的ポイント（設計とプロセスの接続）
- パンチスルー対策は「チャネル設計とWellプロファイルの工夫」で成り立つ
- PDK内では最小チャネル長 + Vbs耐性 + DIBL特性のバランスが重要
- 先端世代ではFin構造やSOIがパンチスルー抑制にも活用されている
🔸 次節案内｜Lead-in to Next Section
→ 4.8 短チャネルMOSのスケーリング限界とFinFET世代への移行
→ 4.8 Scaling Limits of Short-Channel MOS and Transition to FinFET Generation