📋 0.18μm CMOS 多電圧フロントエンド工程表（1.8V / 3.3V / 5.0V）

本ドキュメントは、0.18μm世代CMOSプロセスにおける多電圧（1.8V / 3.3V / 5.0V）対応のフロントエンド工程を体系的に整理したものである。主に以下の構成を対象とする：
This document provides a structured overview of the front-end process flow for 0.18μm CMOS technology supporting multiple operating voltages (1.8V / 3.3V / 5.0V). It focuses on the following components:

特に、G1〜G3酸化膜の積層制御により、異なる動作電圧に対応したゲート絶縁厚が設計可能であり、SoCや高耐圧I/Oデバイスにおける柔軟なデバイス統合を実現する。
In particular, the G1–G3 stacked oxide strategy enables gate oxide thickness tuning for different operating voltages, allowing seamless integration of SoC cores and high-voltage I/O devices within a unified process.

📚 目次 / Table of Contents

1. 素子分離工程 / Device Isolation
2. WELL領域の形成 / Well Formation
3. チャネルドーピング / Channel Doping
4. ゲート酸化 / Gate Oxide Stack
5. ポリゲート形成 / Poly Gate
6. LDD構造 / LDD Structure
7. サリサイド形成 / Salicide Formation
8. 層間絶縁膜とCMP / ILD & CMP

📎 関連資料 / Related Document
デバイス特性と抵抗値の一覧（1.8V / 3.3V / 5.0V） / Unified Transistor and Resistor Summary

1. 素子分離工程 / Device Isolation Process

◎ STI工程フロー / STI Process Flow

✅ Summary:
STI（Shallow Trench Isolation）により素子間を電気的に分離し、ゲート酸化前の表面平坦性と絶縁性を確保する。FS-DPとFSN-DPはSTI直前の保護膜形成工程に該当する。

2. WELL領域の形成 / Well Formation Steps

◎ WELL Implantation（標準および高耐圧） / Standard & HV Well Formation

🔹 標準電圧対応（1.8V / 3.3V）Well構造

🔹 高耐圧対応（5.0V）Well構造

✅ Summary:
CMOSの耐圧・電気分離を実現するWELL構造は、標準（N-Well / P-Well）に加え、5V対応にはDeep N-Well + Shallow N-Wellの積層形成が不可欠。分類記号🧪により、全工程がイオン注入ステップであることが明示される。

3. チャネルドーピング / Channel Doping

◎ チャネル注入 / Channel Implantation

🔹 1.8V対応チャネル注入（Low Voltage Channel Implantation）

🔹 3.3V対応チャネル注入（Mid Voltage Channel Implantation）

🔹 5.0V対応チャネル注入（High Voltage Channel Implantation）

✅ Summary:
動作電圧ごとにチャネル注入条件（エネルギー、線量、イオン種）を調整し、V_th制御およびSCE（Short Channel Effect）抑制を達成する。分類記号🧪により、本工程が「イオン注入」カテゴリに属することを明示している。

4. ゲート酸化（G1〜G3） / Gate Oxide Stack Formation

◎ ゲート酸化スタック工程 / Gate Oxide Stack Process Flow

✅ Summary:
G1〜G3の積層酸化により電圧別ゲート絶縁膜厚が制御可能。マスクを用いた領域分離が電圧対応を実現しており、SoC内の複数電圧回路に対応できる。

5. ポリゲート形成工程 / Poly Gate Formation

◎ ポリゲート形成フロー / Poly Gate Process Flow

✅ Summary:
Poly-SiゲートはLPCVDで堆積後、KrF露光による微細パターン形成と異方性RIEによって形成される。ゲートCDと膜厚は電気特性に直接影響。

6. LDD構造（2段階） / LDD Structure (Two-Step Implantation)

◎ LDD1（Spacer前） / Pre-Spacer LDD (1st Implantation)

◎ Spacer形成 / Spacer Formation (SW-DP / SW-ET)

◎ LDD2（Spacer後） / Post-Spacer LDD (2nd Implantation)

✅ Summary:
LDD構造は「浅拡散 → Spacer形成 → ソース/ドレイン注入」の2段階工程で構成され、寄生抵抗・短チャネル効果を抑えつつ高電圧デバイスに対応。電圧が高くなるほどエネルギー・線量が増加し、深いLDDが要求される。

7. サリサイド形成 / Salicide Formation

◎ サリサイド工程フロー / Salicide Process Flow

✅ Summary:
サリサイド工程はPoly/拡散領域のコンタクト抵抗を低減。CoSiからCoSi₂への相転移で安定相へ導き、接触信頼性を向上させる。

8. 層間絶縁膜とCMP / ILD & CMP

◎ ILD堆積およびCMP工程 / ILD Deposition and CMP Process Flow

✅ Summary:
ILD（層間絶縁膜）は配線絶縁の基盤であり、CMPにより層間の平坦性を確保。次工程（コンタクト開口）への影響を最小化する。

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