0.13μm CMOS Logic Process Overview

（0.13μm CMOSロジックプロセスの全体概要）

🔸 Process Generation / 世代区分

This process represents a mainstream 0.13μm CMOS logic technology widely used around 2002–2004.
本プロセスは、2002〜2004年頃に広く採用された130nm世代のCMOSロジックプロセスです。

Technology Evolution from 0.18μm
Interconnect Al → Cu (full integration)
Interlayer Dielectric SiO₂ → Low-k (e.g., SiCOH)
Gate Dielectric SiO₂ → SiON
Isolation LOCOS → STI (Shallow Trench Isolation)
Silicide TiSi₂ → CoSi₂ / NiSi
Metallization Single-layer → Dual Damascene Cu
LDD Structure Single → 2-step LDD (LDD1 + SDE)
Node Design Rule 0.18μm → 0.13μm (min gate ~70nm)

🔸 Process Stack / 構造スタック概要

Layer Function / 機能
1. Well Formation P/Nウェルとチャネル形成
2. STI Isolation 素子間絶縁構造（浅溝）
3. Gate Stack SiON + Polyゲート構造
4. Source/Drain + Salicide 拡散層と低抵抗接触層
5. ILD & Metal Layers 層間絶縁膜とCu多層配線
6. Passivation & Pad チップ保護膜と接続用開口
7. Electrical Test 製品特性の検査工程

🔸 Technology Highlights / 技術的な要点

Key Feature Description / 説明
Isolation STI for high-density isolation (no more LOCOS)
Gate Dielectric Ultra-thin SiON (~15Å) for low leakage
Interconnect Dual Damascene Cu with Low-k ILD
Doping Tilted LDD, S/D, HALO implant (if included)
Salicide Self-aligned CoSi₂ or NiSi for low contact resistance
CMP Widely used in STI, ILD, and Cu planarization
Mask Count ~24–30 (using optical lithography)

🔸 Simplified Flow / 簡略プロセス流れ図

[Well Formation]
 → [STI Isolation]
 → [Gate Oxide + Poly]
 → [LDD1]
 → [Sidewall Spacer]
 → [S/D Implant (LDD2)]
 → [Salicide]
 → [ILD + VIA + Cu Metal (M1–M5)]
 → [Passivation]
 → [Pad Opening]
 → [E-Test]

🔸 Glossary / 用語補足

🧱 Step 1–5: Well Formation / ウェル形成工程

130nm CMOSでは、P-WellとN-Wellを交互に形成し、NMOS/PMOSのチャネル特性とバルク構造を定義します。熱拡散と注入条件の精密制御が重要です。

🧩 Step 1: P-Well Photo / Pウェルフォト

項目 内容
Mask PWL（P-Well Mask）
工程ステップ 1. レジスト塗布
2. P-Well領域パターン露光
3. 現像・レジスト焼成
目的 / 役割 NMOS用のP型ウェル領域を定義
使用装置例 Nikon NSR-S204B（i-line stepper）
技術特徴 レチクルレベルでウェルの深さ制御可能なレイアウトが必要
図解候補 Active Maskと重なるウェル断面図

🧩 Step 2: P-Well Implant / Pウェル注入

項目 内容
Mask —（前工程PWLにより定義）
工程ステップ 1. B-11イオン注入（70 keV, ~1e13 cm⁻²）
2. レジスト剥離
目的 / 役割 P型ウェル（NMOS用）の導電率確保とデバイス分離
使用装置例 Applied Ion Implantor VII
技術特徴 チャネル深さに応じて複数エネルギー・角度の多段注入可

🧩 Step 3: N-Well Photo / Nウェルフォト

項目 内容
Mask NWL（N-Well Mask）
工程ステップ 1. レジスト塗布
2. N-Well領域パターン露光
3. 現像・レジスト焼成
目的 / 役割 PMOS用のN型ウェル領域を定義
使用装置例 Canon FPA-3000 series
技術特徴 N-WellとP-Wellの位置精度がデバイス特性を左右

🧩 Step 4: N-Well Implant / Nウェル注入

項目 内容
Mask —（前工程NWLにより定義）
工程ステップ 1. P-31イオン注入（100 keV, ~1e13 cm⁻²）
2. レジスト剥離
目的 / 役割 N型ウェル（PMOS用）の形成と寄生耐性向上
使用装置例 Axcelis GSDシリーズ
技術特徴 高エネルギー注入により深い拡散プロファイルを実現

🧩 Step 5: Well Drive-in Anneal / ウェル活性化アニール

項目 内容
Mask —（全ウェハ共通処理）
工程ステップ 1. 高温炉またはRTP（Rapid Thermal Processing）
例：1000°C × 数十秒
2. 活性化とドーパント拡散（深さ制御）
目的 / 役割 注入されたP/Nドーパントを活性化し、拡散プロファイルを形成
使用装置例 TEL Alpha-8, AMAT Radiance
技術特徴 熱バジェット最適化がSTIや後工程に影響
RTP化によりプロファイル制御が高精度化

📝 コメントまとめ

🧱 Step 6–12: STI to Salicide Formation

（STI形成〜ゲート・LDD・S/D・サリサイド工程）

🧩 Step 6: STI Formation / 浅溝隔離（Shallow Trench Isolation）

項目 内容
Mask F（Field Mask）
工程ステップ 1. Fマスクでアクティブ領域を定義
2. Si基板を異方性エッチング（Trench形成）
3. 熱酸化によるLiner Oxide形成（15〜30Å）
4. HDP-CVDによりSiO₂をTrenchに充填
5. CMPで平坦化し、アクティブ領域を露出
目的 / 役割 隣接素子間の電気的絶縁を実現（高集積対応）
使用装置例 TEL Unity（Etch）、AMAT Centura HDP、Ebara Frex300 CMP
技術特徴 - Trench角のラウンド処理により応力集中を抑制
- CMP条件によりSTI recessを最小化

🧩 Step 7: Gate Oxide Formation / ゲート酸化膜形成

項目 内容
Mask —
工程ステップ 1. 前洗浄（Pre-Clean）
2. RTOまたは熱酸化で薄膜酸化膜形成（SiON, ~15Å）
目的 / 役割 高速スイッチングを支える極薄ゲート絶縁膜を形成
使用装置例 TEL Alpha-8、Kokusai DJ-1206VN
技術特徴 - SiONによりリーク電流抑制と信頼性を両立
- 膜厚制御精度 ≦ ±1Å が要求される

🧩 Step 8: Poly Gate Deposition & Patterning / ポリゲート形成

項目 内容
Mask PLY（Poly Gate Mask）
工程ステップ 1. LPCVDでPoly-Si堆積（~150nm）
2. Option: In-situドーピングPoly（n⁺）
3. パターン露光・エッチングでゲート形成
目的 / 役割 ゲート電極としてチャネル領域の電界制御を担う
使用装置例 TEL Mark Vz（LPCVD）、AMAT DPS Etcher
技術特徴 - 0.13μm世代ではDual Polyから共通Polyへの移行期
- Line edge roughness（LER）低減が重要課題

🧩 Step 9: LDD Implant (LDD1) / 軽度ドレイン注入（LDD1）

項目 内容
Mask LDD1（または個別nLDD/pLDD）
工程ステップ 1. 傾斜注入によりn⁺/p⁺軽度注入（As⁺ / BF₂⁺）
2. マスク除去
目的 / 役割 ホットキャリア劣化抑制・短チャネル効果の緩和
使用装置例 Axcelis GSD-HE、AMAT Quantum
技術特徴 - Tilt angle 15–30°でゲート下にオーバーラップ形成
- 後のSDEと段差制御が必要

🧩 Step 10: Sidewall Spacer Formation / サイドウォール形成

項目 内容
Mask —
工程ステップ 1. SiO₂ / Si₃N₄ 堆積（LPCVD）
2. 異方性ドライエッチングによりSpacer残し
目的 / 役割 LDDとS/D領域を分離、サリサイド形成範囲の制御
使用装置例 TEL Unity、LAM 2300シリーズ
技術特徴 - Spacer幅がSCE制御と寄生容量に影響
- EOT設計とセットで最適化される

🧩 Step 11: Source/Drain Implant (LDD2) / S/D注入（高濃度）

項目 内容
Mask SDE（Source/Drain Extension）
工程ステップ 1. 高濃度注入：As⁺（NMOS）、BF₂⁺（PMOS）
2. アニールは後工程（例：サリサイドRTAで兼用）
目的 / 役割 低抵抗ソース・ドレイン領域の形成
使用装置例 Axcelis Optima HD、AMAT Varianシリーズ
技術特徴 - Spacer以外には拡散しない自己整合型構造が基本
- HALO implantとの整合が重要（非公開工程が多い）

🧩 Step 12: Salicide Formation / サリサイド形成

項目 内容
Mask —（自己整合型プロセス）
工程ステップ 1. CoまたはNiスパッタ堆積（10–20nm）
2. Rapid Thermal Annealing（RTA）でシリサイド化
3. 未反応金属の除去（Selective Etch）
目的 / 役割 S/D・ゲートとの低抵抗オーミックコンタクトを形成
使用装置例 AMAT Radiance RTP、TEL INDY Etcher
技術特徴 - CoSi₂は130nmの主流、NiSiは90nm以降で優位
- サリサイド厚とゲートエッチプロファイルの整合が重要

📝 コメントまとめ

🧱 Step 13–20: ILD Deposition to Metal-5 Cu Interconnect

（層間絶縁膜〜M1〜M5配線形成）

🧩 Step 13: ILD1 Deposition / 層間絶縁膜（第1層）形成

項目 内容
Mask ILD1（構造定義マスク）
工程ステップ 1. Low-k材料（SiCOHなど）をCVD堆積（~500nm）
2. CMPによる表面平坦化
目的 / 役割 ゲート層とMetal-1間の絶縁＋寄生容量低減
使用装置例 AMAT Producer GT, TEL Unity CVD, Ebara CMP
技術特徴 - k値 ≈ 2.8〜3.0 のLow-k膜でRC遅延を抑制
- Cu拡散防止のため下地にBarrier膜（SiCNなど）追加可

🧩 Step 14: VIA1 Etch / VIA1形成（Dual Damascene構造）

項目 内容
Mask VIA1
工程ステップ 1. レジスト露光によりVIA位置を定義
2. Low-k膜の異方性ドライエッチングでVIA開口
3. Stop層（etch stop）の管理が重要
目的 / 役割 下層（金属またはゲート）との接続用ビアホール形成
使用装置例 LAM 2300 Exelan, TEL DRM Etcher
技術特徴 - Dual Damascene構造ではViaとTrenchを連続形成
- Etch Stop層としてSiNまたはSiCNが重要役割を担う

🧩 Step 15: Metal-1 Cu Fill / メタル1層 銅埋込

項目 内容
Mask M1
工程ステップ 1. Ta/TaNなどのBarrier膜をスパッタ堆積
2. Cuシード膜をPVDで形成
3. 電解めっき（ECD）でCu埋込
4. CMPで余剰Cu除去し平坦化
目的 / 役割 最下層配線として信号線/電源線の基本構成を形成
使用装置例 AMAT Copper ECD, EBARA Frex300 CMP
技術特徴 - Barrier / Seed / Fill / CMP の4工程統合設計が必須
- ディッシング・エロージョン防止が信頼性に直結

🧩 Step 16–20: Metal-2 to Metal-5 Cu Interconnect / 上位層配線（M2〜M5）

項目 内容
Mask M2〜M5
工程ステップ 1. ILD層（Low-k）堆積 + CMP
2. Trenchパターン露光・エッチング（Dual Damascene）
3. Cu Barrier / Seed / ECD Fill
4. CMPで平坦化
目的 / 役割 中間層（M2〜M4）および高層（M5）にてグローバル配線を形成
使用装置例 同上（M1と同系列）
技術特徴 - トップ層は厚膜化され、電源・クロック供給路を担う
- M1〜M5でCuの膜厚やILD材料を階層最適化（例：Porous Low-k）

📝 コメントまとめ

🧱 Step 21–23: Passivation, Pad Open, and E-Test

（パッシベーション、PAD開口、電気検査）

🧩 Step 21: Passivation / パッシベーション膜形成

項目 内容
Mask PAD
工程ステップ 1. Si₃N₄やSiON膜をPECVDで堆積（~500〜700nm）
2. オプションで多層パッシベーション（SiN + Polyimideなど）
目的 / 役割 チップ表面の湿気・イオン汚染・機械損傷から保護
使用装置例 AMAT Centura, TEL Triase+
技術特徴 - Cu配線との密着性や耐湿性が鍵
- 光反射・応力制御のため多層構造を選択することもある

🧩 Step 22: Pad Opening / パッド開口

項目 内容
Mask PAD（共通マスクまたは専用マスク）
工程ステップ 1. レジスト塗布・露光で開口部パターン定義
2. パッシベーション膜の異方性エッチングでAl/Cu PAD露出
目的 / 役割 ワイヤーボンディングやプローブ針による電気接触部の形成
使用装置例 LAM Exelan etcher, TEL DRM
技術特徴 - PAD位置精度が電気検査と歩留まりに影響
- AlまたはCu PADの酸化を防ぐ表面処理も必要になることがある

🧩 Step 23: E-Test (Electrical Test) / 電気特性検査

項目 内容
Mask —（テスト構造は専用設計）
工程ステップ 1. プローバーによる電気測定
2. Threshold Voltage, Leakage, I-V特性などをチェック
3. パス・リジェクトのロット解析
目的 / 役割 製品の電気的良否を判定し、歩留まりを評価
使用装置例 TEL P-12XLn, Advantest V93000
技術特徴 - Parametric Testによりプロセスウィンドウをフィードバック
- プローブカードの劣化による測定誤差も品質要因となる

📝 コメントまとめ

✅ Final Note / 最終備考

これで、0.13μm CMOSロジックプロセスにおける全23工程の詳細が完了しました。
今後の発展案として以下を挙げられます：

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