90nm CMOS Logic Process Overview
（90nm CMOSロジックプロセスの全体概要）
🔸 Process Generation / 世代区分
This process represents a mainstream 90nm CMOS logic technology, widely adopted around 2004–2006.
本プロセスは、2004〜2006年に広く実用化された90nm世代のCMOSロジックプロセスを示します。
| 技術要素 | 0.13μm → 90nmでの進化点 |
|---|---|
| ゲート酸化膜 | SiON ~15Å → Ultra-thin SiON (~12Å) |
| ゲート構造 | 単一Poly → Dual Poly（n⁺/p⁺分離） |
| チャネル | バルクSi → Strained-Si（CESL, SiGe） |
| サリサイド | CoSi₂ → NiSi（低抵抗・低熱処理） |
| ILD材料 | Low-k → ULK（Ultra Low-k） |
| 配線構造 | Cu Dual Damascene（継続） |
| 微細化ノード | 130nm → 90nm（最小ゲート長 ≈ 50–60nm） |
🔸 Process Stack / 構造スタック概要
| 層 | 主な構成 / 役割 |
|---|---|
| 1. Well / Channel | P/N-Well、チャネルドーピング、応力構造（CESL/SiGe） |
| 2. STI | 素子間の浅溝絶縁構造 |
| 3. Gate Stack | Ultra-thin SiON + Polyゲート（Dual Doping） |
| 4. Source/Drain + Salicide | 高濃度拡散層 + NiSiコンタクト |
| 5. Interlayer Dielectric | ULK層（SiCOH, Porous）によるRC低減 |
| 6. Metal Layers | Cu配線 M1〜M5（Dual Damascene） |
| 7. Passivation & Pad | SiN保護膜、PAD開口、テストパターン |
🔸 Technology Highlights / 技術的な要点
| 技術項目 | 説明 |
|---|---|
| Gate Dielectric | SiON膜厚は約1.2nm（トンネル電流ギリギリ） |
| Dual Poly Gate | NMOS用n⁺、PMOS用p⁺の分離ドーピングを実施 |
| Strain Engineering | NMOS: CESL tensile PMOS: SiGe compressive |
| NiSi Salicide | 低抵抗・薄膜対応・低温形成（CoSi₂より優位） |
| ULK Interlayer | k ≦ 2.5 を実現。誘電体崩壊・プラズマ耐性が課題 |
| Node Challenges | ゲート制御性・リーク・寄生容量への対応が焦点に |
🔸 Simplified Process Flow / 簡略プロセス流れ図
[Well Formation]
→ [STI Isolation]
→ [Gate Oxide (~12Å SiON)]
→ [Poly Deposition]
→ [Dual Gate Doping (n⁺ / p⁺)]
→ [LDD1 + Spacer + S/D]
→ [Strain Layer (CESL or SiGe)]
→ [Ni Deposition + Salicide Anneal]
→ [ULK ILD + VIA + Cu Metal (M1–M5)]
→ [Passivation]
→ [Pad Open]
→ [E-Test]
🔸 Glossary / 用語補足
-
Ultra-thin SiON
ゲート酸化膜の極限薄膜化（~1.2nm）。リーク電流とのバランスが課題。 -
Dual Gate Doping
Poly-Siゲートにn⁺/p⁺別々にドーピングしてPMOS/NMOSの特性を最適化。 -
CESL (Contact Etch Stop Layer)
引張/圧縮応力をチャネルに与えるためのSiN膜。NMOS用にtensile、PMOS用にcompressiveが使われる。 -
NiSi Salicide
Niスパッタ後にRTAで自己整合的に形成される金属シリサイド。CoSi₂より低抵抗・低熱処理で有利。 -
ULK (Ultra Low-k)
層間絶縁膜に用いる超低誘電率材料（SiCOH系）。配線遅延抑制に寄与するが、機械強度が弱い。
🧱 Step 1–5: Well Formation / ウェル形成工程（90nm CMOS）
90nm世代でも、ウェル構造は基本的に0.13μm世代と同様だが、チャネル制御精度の向上と応力層との整合がより重要になる。
🧩 Step 1: P-Well Photo / Pウェルフォト
| 項目 | 内容 |
|---|---|
| Mask | PWL（P-Well Mask） |
| 工程ステップ | 1. レジスト塗布 2. P-Well領域露光（ステッパ） 3. 現像・レジストベーク |
| 目的 / 役割 | NMOSトランジスタ用のP型ウェル領域定義 |
| 使用装置例 | Nikon NSR-S306D, Canon FPA-5000ES |
| 技術特徴 | 高精度アライメントとフォトマージンが後続STIに影響 |
🧩 Step 2: P-Well Implant / Pウェル注入
| 項目 | 内容 |
|---|---|
| Mask | —（PWL露光により定義済） |
| 工程ステップ | 1. B-11イオン注入（~70–100 keV, ~1e13 cm⁻²） 2. レジスト除去 |
| 目的 / 役割 | P型領域を形成し、チャネルと基板バルク接続を確保 |
| 使用装置例 | Axcelis Optima HD, AMAT Quantum X |
| 技術特徴 | チャネル深さ制御とHalo implantの整合が求められる |
🧩 Step 3: N-Well Photo / Nウェルフォト
| 項目 | 内容 |
|---|---|
| Mask | NWL（N-Well Mask） |
| 工程ステップ | 1. レジスト塗布 2. N-Well領域露光・現像 3. レジストベーク |
| 目的 / 役割 | PMOS用のN型ウェル領域を定義 |
| 使用装置例 | Canon FPA-6000ES, Nikon NSR-S308 |
| 技術特徴 | ウェル間境界の整合がチャネル特性に影響 |
🧩 Step 4: N-Well Implant / Nウェル注入
| 項目 | 内容 |
|---|---|
| Mask | —（NWL露光により定義済） |
| 工程ステップ | 1. P-31イオン注入（~100–150 keV, ~1e13 cm⁻²） 2. レジスト剥離 |
| 目的 / 役割 | N型領域形成とPMOSのバルク接続確保 |
| 使用装置例 | AMAT Varian VIISta, Axcelis GSD-HC |
| 技術特徴 | 高エネルギー注入により深さ制御が必要（Deep N-Wellも視野） |
🧩 Step 5: Well Drive-in Anneal / ウェル活性化アニール
| 項目 | 内容 |
|---|---|
| Mask | —（共通処理） |
| 工程ステップ | 1. Rapid Thermal Anneal（例：1050°C × 数十秒）またはFurnace 2. 注入活性化と深さプロファイルの形成 |
| 目的 / 役割 | ドーパントを結晶格子に活性化し、拡散制御プロファイルを形成 |
| 使用装置例 | TEL Alpha-8, AMAT Radiance Plus |
| 技術特徴 | - RTA化によるプロファイル短縮と熱バジェット削減 - 応力工程（CESL, SiGe）との熱整合が重要 |
📝 コメントまとめ
- 90nm世代では、ウェル注入の深さとプロファイルがチャネル短縮効果に与える影響が大きくなる。
- 特に、今後挿入されるStrain Engineeringとの整合（温度制限・歪構造）を考慮した注入レシピが必要。
- TCADシミュレーション（Synopsys Sentaurus、Silvaco Victory）によるプロファイル設計が重要。
🧱 Step 6–15: STI to NiSi Formation
（STI〜ゲート・LDD・歪構造・NiSi形成まで）
🧩 Step 6: STI Formation / 浅溝隔離（STI）
| 項目 | 内容 |
|---|---|
| Mask | F（Field Mask） |
| 工程ステップ | 1. Trenchエッチング（~300nm） 2. Liner酸化膜（SiO₂, 15–30Å） 3. HDP-CVDによるSiO₂充填 4. CMPで平坦化 |
| 目的 / 役割 | 隣接トランジスタ間の電気的絶縁 |
| 使用装置例 | TEL Unity（Etch）, AMAT Centura（HDP）, Ebara CMP |
| 技術特徴 | - 90nmではSTI幅≦0.2μmで、STIリセスやSTIストレス効果が設計に影響 |
🧩 Step 7: Gate Oxide Growth / ゲート酸化膜形成
| 項目 | 内容 |
|---|---|
| Mask | — |
| 工程ステップ | 1. シリコン表面前処理（Pre-clean） 2. RTOまたはNO AnnealによるSiON形成（~12Å） |
| 目的 / 役割 | トンネルリークを抑えつつスイッチング性能を確保 |
| 使用装置例 | Kokusai DJ-1206VN, TEL Alpha-8 |
| 技術特徴 | - 1.2nmの酸化膜はトンネル電流ギリギリの厚さ - 信頼性とスケーリングのトレードオフが顕著に |
🧩 Step 8: Poly Deposition / ポリシリコン堆積
| 項目 | 内容 |
|---|---|
| Mask | — |
| 工程ステップ | 1. LPCVDによるPoly-Si堆積（~150nm） 2. Optional：Undoped状態で堆積（後工程でn⁺/p⁺分離注入） |
| 目的 / 役割 | ゲート電極としてMOSチャネル制御を担う |
| 使用装置例 | TEL Mark Vz, AMAT Centura Poly |
| 技術特徴 | - Dual Poly構造をとるため、非ドープPoly堆積が前提 - LER制御と応力整合が重要に |
🧩 Step 9: Dual Gate Doping / デュアルゲートドーピング
| 項目 | 内容 |
|---|---|
| Mask | PNL（n⁺ Poly用）, PPL（p⁺ Poly用） |
| 工程ステップ | 1. PNLマスク → n⁺イオン注入（As⁺） 2. PPLマスク → p⁺イオン注入（BF₂⁺） |
| 目的 / 役割 | PMOS/NMOSごとに最適なゲートワーク関数を実現 |
| 使用装置例 | Axcelis GSD Ultra, AMAT Quantum |
| 技術特徴 | - 電気特性（Vth）の左右する重要工程 - 90nmでは共通Poly構造は不可、必ず分離注入が必要 |
🧩 Step 10: LDD Implant / 軽度拡散ドレイン注入
| 項目 | 内容 |
|---|---|
| Mask | LDD1（n⁺）, LDD2（p⁺） |
| 工程ステップ | 1. nMOS用：As⁺, PMOS用：BF₂⁺ の傾斜注入（Tilt ~20°） 2. LDD形成後にSW工程へ |
| 目的 / 役割 | チャネル短縮効果の緩和とホットキャリア劣化の抑制 |
| 使用装置例 | AMAT Varian, Axcelis Optima |
| 技術特徴 | - Tilt注入によりゲート下に拡がるオーバーラップ領域形成 - SCE補償にHALO注入が併用される（非表示工程） |
🧩 Step 11: Spacer Formation / サイドウォール形成
| 項目 | 内容 |
|---|---|
| Mask | — |
| 工程ステップ | 1. LPCVDにてSiNまたはSiO₂を堆積 2. 異方性エッチングでゲート側壁にSpacer形成 |
| 目的 / 役割 | LDD/SDEの分離とサリサイド形成範囲の制限 |
| 使用装置例 | TEL Unity, LAM Exelan |
| 技術特徴 | - Spacer寸法で寄生容量・Vthロールオフが制御可能 - Stress linerとの整合で材質選定（例：tensile SiN） |
🧩 Step 12: S/D Implant / ソース・ドレイン注入
| 項目 | 内容 |
|---|---|
| Mask | SDE |
| 工程ステップ | 1. As⁺（nMOS）または BF₂⁺（pMOS）を高ドーズ注入 2. Spacer外側に拡散層を形成 |
| 目的 / 役割 | 低抵抗な接続領域の構築 |
| 使用装置例 | AMAT VIISta Trimplant, Axcelis 8200HT |
| 技術特徴 | - 後工程のRTAやNi反応領域と整合が必要 |
🧩 Step 13: Strain Layer / 応力チャネル形成
| 項目 | 内容 |
|---|---|
| Mask | —（Selective CVDの場合は別マスク） |
| 工程ステップ | - NMOS: Tensile CESL（SiN層） - PMOS: Selective SiGeエピタキシャル成長（S/D部） |
| 目的 / 役割 | キャリア移動度を増加させ、性能を向上 |
| 使用装置例 | ASM Epsilon Epi, TEL Triase CESL |
| 技術特徴 | - NMOSとPMOSで異なる応力方向を使い分ける - SiGe成長ではSelective Etch + Epi工程が必要 |
🧩 Step 14: Ni Deposition / ニッケル堆積
| 項目 | 内容 |
|---|---|
| Mask | —（Self-Aligned Process） |
| 工程ステップ | 1. スパッタでNi薄膜堆積（~10nm） 2. Optional: Capping layer（TiNなど）で反応制御 |
| 目的 / 役割 | サリサイド（NiSi）形成前の金属供給 |
| 使用装置例 | AMAT Endura PVD, ULVAC SME-200 |
| 技術特徴 | - CoSi₂に比べ低温（~400°C）で反応、薄膜でも低抵抗 |
🧩 Step 15: Salicide Anneal / サリサイドアニール
| 項目 | 内容 |
|---|---|
| Mask | — |
| 工程ステップ | 1. Rapid Thermal Annealing（RTA）によるNiSi形成（例：400–500°C） 2. 未反応NiをSelective Etchで除去 |
| 目的 / 役割 | ソース・ドレイン・ゲート上の低抵抗オーミック接触を形成 |
| 使用装置例 | TEL INDY, AMAT Radiance |
| 技術特徴 | - NiSiは線幅縮小に強く、低温・低抵抗が実現可能 - フェーズコントロール（Ni₂Si → NiSi）も重要課題 |
📝 コメントまとめ
- この工程群は、90nm世代で最も進化した領域であり、速度向上・漏れ電流制御・信頼性強化の三立が求められる。
- 特に、Strained-Si技術の導入とNiSiによるサリサイドの進化が性能と歩留まりに大きく貢献した。
- HALO、Pocket、Extension、Epiなどの補助注入・構造も随所に併用されるが、プロセス公開資料では省略されがち。
🧱 Step 16–23: ULK ILD to Metal-5 Cu Interconnect
（ULK層間膜〜M1〜M5 Cu配線形成）
🧩 Step 16: ILD1 Deposition / 層間絶縁膜（第1層）形成
| 項目 | 内容 |
|---|---|
| Mask | ILD1（層定義マスク） |
| 工程ステップ | 1. ULK膜（SiCOH系またはPorous Low-k）をCVD堆積（~500nm） 2. Barrier層（SiCNなど）との積層構造を採用 3. CMPで表面平坦化 |
| 目的 / 役割 | 配線間の絶縁とRC遅延低減 |
| 使用装置例 | AMAT Producer GT, TEL Unity iCEP, Ebara Frex300 |
| 技術特徴 | - ULK膜のk ≦ 2.5 - CMPおよびプラズマによる膜損傷・吸湿劣化に注意 |
🧩 Step 17: VIA1 Etch / ビア開口（Dual Damascene）
| 項目 | 内容 |
|---|---|
| Mask | VIA1 |
| 工程ステップ | 1. レジスト露光によりVIA位置を定義 2. Etch Stop層を利用し、Low-k膜を異方性エッチ 3. 高アスペクト比VIAに対応したプロファイル制御 |
| 目的 / 役割 | 下層との電気的接続を確立するコンタクト孔形成 |
| 使用装置例 | LAM 2300 Exelan, TEL DRM |
| 技術特徴 | - Dual DamasceneではVia→Trench連続加工が基本 - ULK膜損傷を抑える低ダメージエッチが必要 |
🧩 Step 18: Metal-1 Cu Fill / M1配線 銅埋込
| 項目 | 内容 |
|---|---|
| Mask | M1 |
| 工程ステップ | 1. Ta/TaNなどのバリア膜スパッタ（10–20nm） 2. Cuシード膜（PVD） 3. ECD（電解めっき）によるCu充填 4. CMPにより平坦化・余剰Cu除去 |
| 目的 / 役割 | 最下層の信号・電源・グラウンドライン形成 |
| 使用装置例 | AMAT Endura ECD, EBARA Frex300 CMP |
| 技術特徴 | - ディッシング、エロージョンの抑制が信頼性に直結 - Barrier + Cu + CMPの多工程統合管理が必須 |
🧩 Step 19–23: Metal-2 to Metal-5 / 上位Cu配線（M2〜M5）
| 項目 | 内容 |
|---|---|
| Mask | M2〜M5 |
| 工程ステップ | 1. ILD堆積（ULK）+ Etch Stop層 2. VIA + Trench形成（Dual Damascene） 3. Cu Barrier + Seed + ECD + CMP |
| 目的 / 役割 | 中・上層配線。M5は通常パワー/クロック供給用に厚膜化 |
| 使用装置例 | 同上 |
| 技術特徴 | - 層間抵抗・容量・信号クロストークを多層で最適化 - M5は厚膜 + Wide Line設計が主流（低IR Drop） |
📝 コメントまとめ
- 90nm世代ではULK導入が本格化。RC定数を25%以上低減する狙い。
- ULKは機械強度が低いため、プラズマ/湿気/熱ストレスに脆弱。CMPやEtch工程との整合設計が必須。
- Cu配線の粒界制御（信頼性・EM耐性）とバリア被覆率の均一性が量産品質を左右する。
- トップ層（M5）はグローバル電源配線やバンプ下電極としても重要。
🧱 Step 24–26: Passivation, Pad Opening, and E-Test
（パッシベーション、PAD開口、電気検査）
🧩 Step 24: Passivation / パッシベーション膜形成
| 項目 | 内容 |
|---|---|
| Mask | PAD（開口領域定義） |
| 工程ステップ | 1. Si₃N₄またはSiONをPECVDで堆積（~500–800nm） 2. オプションでPolyimideなどのオーバーコートを追加 |
| 目的 / 役割 | チップ表面の物理的・化学的保護（湿気・イオン・応力など） |
| 使用装置例 | AMAT Producer PECVD, TEL Triase |
| 技術特徴 | - Cuとの密着性とMoisture Barrier性能が要求される - CTEミスマッチ対策として低応力膜設計が必要 |
🧩 Step 25: Pad Opening / パッド開口
| 項目 | 内容 |
|---|---|
| Mask | PAD（PAD位置を定義） |
| 工程ステップ | 1. PADマスクでレジストパターン形成 2. 異方性ドライエッチングでSiN/SiONを除去 3. CuまたはAlのPADを露出 |
| 目的 / 役割 | ワイヤーボンディング、フリップチップ実装などの電気接続端子形成 |
| 使用装置例 | LAM 2300 Versys, TEL DRM |
| 技術特徴 | - 開口形状と金属PADの段差がワイヤ接続性・応力破壊耐性に直結 - Cu酸化防止のため即時後工程（キャップまたはバンプ形成）が望ましい |
🧩 Step 26: E-Test / 電気特性検査
| 項目 | 内容 |
|---|---|
| Mask | —（テスト用パターンは専用レイアウトに内包） |
| 工程ステップ | 1. プローバーによる電気測定 2. Vth, I_on, I_off, Leakage, JUNCTION特性などを測定 3. ロット毎に統計処理・歩留まり分析 |
| 目的 / 役割 | デバイス・プロセスの良否判定と統計的プロセス制御（SPC） |
| 使用装置例 | TEL P-12XLn, ADVANTEST V93000 |
| 技術特徴 | - ウェハごとの特性ばらつき（within-wafer）を監視 - 特性外れロットはフィードバックでプロセス最適化に活用 |
📝 コメントまとめ
- パッシベーションとPad構造は、長期信頼性（湿度、ストレス、EMC）を左右する。
- PAD開口は、Cu配線との整合性や、実装方式（WB, FC）に応じた構造選定が重要。
- E-Test工程は、歩留まり改善ループの起点であり、統計解析・AI検出・機械学習による不良予測へと活用が進む。
✅ 全プロセス完了
これで、90nm CMOS Logic Processにおける全26工程の詳細解説が完了しました。
今後の発展方向として、以下の展開が可能です：
- 📊 工程カテゴリマップ / マスク一覧 / 装置マトリクス
- 🖼 断面図・プロセス図の作図と統合
- 📚 全体Markdown教材化 + GitHub Pages / PDF展開
- 🔁 0.13μmとの差異マッピング（技術進化図）