🪛 3.3 配線技術とRC遅延の進化
3.3 Interconnect Technologies and RC Delay Scaling
🧭 概要｜Overview
本節では、CMOSプロセスにおける配線材料・構造の進化と、
それに伴うRC遅延の課題とその対策（多層化・Low-k導入・CMP）について解説します。
This section covers the evolution of interconnect materials and structures
and how RC delay was mitigated using multilevel wiring, low-k dielectrics, and CMP.
⚙️ 配線材料の変遷｜Evolution of Interconnect Materials
▶ AlからAl-Cu合金へ｜From Al to Al-Cu Alloy
- 初期のCMOSでは純Alが使用されていたが、エレクトロマイグレーション（EM）に弱い
- 少量Cuを添加したAl-Cu合金が導入され、EM耐性が向上
- バリア不要で加工性も高く、0.5µm〜0.25µm世代で広く使用
Pure aluminum suffered from EM. Adding Cu improved reliability, making Al-Cu the standard before Cu adoption.
▶ Cu配線とダマシン技術｜Cu Interconnect and Damascene Process
- 0.13µm以降、配線材料は銅（Cu）に置き換わった
- 特徴：
- 低抵抗（Al比60%）
- 高EM耐性
- RC遅延の低減
- Cuはエッチング困難なため、ダマシンプロセスが必要
- 配線形状をあらかじめ酸化膜に掘り込む
- Cuを埋め込み、CMPで平坦化
Cu required the damascene process: pattern trenches → fill with Cu → polish with CMP.
⏱️ RC遅延とLow-k材料｜RC Delay and Low-k Dielectrics
▶ RC遅延の本質｜Nature of RC Delay
- 微細化により、R（抵抗） と C（寄生容量） が増加
- 遅延時間： $\tau = R \cdot C$ がクロック周波数の制約要因に
- 金属材料の 抵抗率（ρ) がRを決定づける
RC delay = $\tau = R \cdot C$ increases as features shrink,
making material choices critical.
▶ AlとCuの抵抗率｜Resistivity Comparison
| 材料 / Material | 抵抗率 ρ [μΩ·cm] | 備考 / Notes |
|---|---|---|
| アルミニウム（Al） | 約 2.65 | 加工しやすいがEMに弱い |
| 銅（Cu） | 約 1.67 | Alの約60%、RCに有利 |
Cu’s lower resistivity helps reduce RC delay and IR drop, key for high-speed operation.
▶ Low-k絶縁膜の導入｜Adoption of Low-k Dielectrics
- 配線間容量Cは絶縁膜の誘電率εrに比例
- SiO₂（εr ≈ 4.1）では限界 → より低誘電率のLow-k膜へ移行
| ノード | ILD材料 | 誘電率 εr | 備考 |
|---|---|---|---|
| 0.5µm〜0.25µm | SiO₂ | ~4.1 | 標準酸化膜 |
| 0.18µm | FSG | ~3.7 | フッ素ドープ酸化膜 |
| 0.13µm | OSG | ~3.0 | 有機Si系材料 |
| 90nm以降 | Porous Low-k | ~2.2–2.5 | 多孔質構造で更に低誘電率 |
Low-k dielectrics reduce parasitic inter-wire capacitance,
helping maintain speed and power efficiency at advanced nodes.
🧼 CMP：化学機械研磨｜Chemical Mechanical Polishing
▶ CMPとは？｜What is CMP?
- 化学反応＋物理研磨で表面を平坦化するプロセス
- STI、ダマシン、ILDなど、あらゆる多層工程の基盤技術
CMP (Chemical Mechanical Polishing) enables planarized layers,
essential for multilayer wiring and fine patterning.
▶ CMPの主な用途｜CMP Applications
| 工程 | CMP対象 | 目的 |
|---|---|---|
| STI | 酸化膜 | トレンチ埋め後の平坦化 |
| Cuダマシン | Cu + バリア膜 | 余剰Cuの除去とレベル均一化 |
| ILD | Low-k膜 | 層間絶縁膜の整形と均質化 |
CMP is essential to ensure layer uniformity and avoid defects like dishing or erosion.
🧩 多層配線の世代別概要｜Multilevel Interconnect Evolution
| ノード | メタル数 | 主配線材料 | 絶縁膜 | プラグ技術 | 特記事項 |
|---|---|---|---|---|---|
| 0.5µm | M2 | Al | SiO₂ | 無し | 単層または2層配線 |
| 0.35µm | M3 | Al-Cu | SiO₂ | W Plug | バリアTi導入開始 |
| 0.25µm | M4 | Al-Cu | SiO₂ | W Plug | CMP導入、STI普及 |
| 0.18µm | M4〜M5 | Al-Cu | FSG | W Plug | OPC導入、LDD構造進展 |
| 0.13µm | M5〜M6 | Cu | OSG | ダマシン | Cu全面採用開始 |
| 90nm〜 | M6以上 | Cu | Porous Low-k | ダマシン | CMP拡張、配線層分業化 |
As nodes advanced, metal layers increased, plugs evolved from W to damascene,
and materials shifted to Cu + Low-k for performance scaling.
🧠 本節のまとめ｜Summary
| 観点 | 要点 |
|---|---|
| 配線材料 | Al→Al-Cu→Cuへ進化、低抵抗化でRC遅延対策 |
| Low-k膜 | 配線間容量Cを低減、RC改善と電力低減に寄与 |
| CMP技術 | 表面平坦化により、配線多層化と微細パターン化を実現 |
| 多層構造 | M2→M6以上へ層数増加、レイアウト分離と電源安定性を支援 |
📘 次節への接続｜Lead-in to Section 3.4
👉 次節 3.4 ばらつきと信頼性の限界 では、
DIBL、Vthばらつき、HCI、BTIなどの信頼性・ばらつき課題について詳しく解説します。
In Section 3.4, we explore challenges in reliability and variation
such as DIBL, Vth fluctuation, HCI, and BTI in scaled devices.