🧱 3.2 トランジスタ構造の変化：STI・浅接合・LDD・サリサイド
3.2 Transistor Structure Innovations: STI, Shallow Junctions, LDD, and Salicide
🧭 概要｜Overview
微細化が進むにつれ、CMOSは単なる寸法縮小では立ち行かず、構造的ブレイクスルーが必要となりました。
本節では、それを実現した主要技術：STI（浅溝隔離）・LDD・浅接合・サリサイド形成を整理します。
As CMOS scaled down, structural innovations—not just shrinking—became essential.
This section covers four key techniques: STI, LDD, Shallow Junctions, and Salicide.
📌 LOCOSからSTIへ：隔離構造の革新
📘 From LOCOS to STI: Isolation Revolution
▶ LOCOSの限界｜Limitations of LOCOS
- 従来のLOCOS（Local Oxidation of Silicon）によるSiO₂隔離には問題が多かった
- 「鳥のくちばし（Bird’s Beak）」 → 面積の無駄 / 密度制約
- 横方向に広がる酸化膜が設計の障害に
LOCOS isolation created bulky oxide regions with bird’s beak structures, wasting layout area.
▶ STIの導入｜Introduction of STI (Shallow Trench Isolation)
- 浅い溝をエッチングし、SiO₂やハードマスクで埋める
- メリット：
- 鳥のくちばしが無く、レイアウト自由度と密度向上
- フラットな構造 → 後工程（配線）との整合性も向上
STI replaces LOCOS with etched trenches filled with oxide, improving density and process uniformity.
🔋 浅接合とLDD｜Shallow Junctions and Lightly Doped Drain
▶ 接合深さの限界｜Limits of Junction Depth
- 微細化に伴い、S/D接合が深すぎると
- 短チャネル効果 / パンチスルー / 高電界劣化のリスク増
- 拡散条件（温度・時間）を最適化して浅接合化
Deep junctions cause punch-through and reliability issues in scaled devices → shallow junctions mitigate this.
▶ LDD構造の意義｜LDD Structure for Reliability
- LDD（Lightly Doped Drain） = ドレイン直下に n⁻領域を追加
- 構造例：Source – n⁻ – n⁺ – Drain
- 効果：
- 電界緩和 → HCI（ホットキャリア注入）抑制
- 長期信頼性と性能のバランスを両立
LDD introduces a graded doping region to reduce electric field peaks and enhance long-term reliability.
⚙️ サリサイド形成｜Self-Aligned Silicide Formation
▶ サリサイドとは？｜What is Salicide?
- Source/Drain/ゲート電極上に金属シリサイド（例：TiSi₂, CoSi₂）を形成
- 「自己整合」プロセスにより寸法ズレを排除（マスク不要）
Salicide = metal silicide layers formed selectively on diffusion and gate regions via self-aligned process.
▶ 効果｜Benefits
- 抵抗低減 → 高速動作
- コンタクト寸法の縮小を支援 → 配線ピッチ向上
It reduces contact and gate resistance for faster switching and supports denser interconnects.
🏗 各世代との関連技術マップ｜Node-Wise Technology Map
| Node | STI導入 | LDD導入 | サリサイド導入 | 備考 |
|---|---|---|---|---|
| 0.5µm | ×（LOCOS） | ◯（初期） | × | LDD黎明期 |
| 0.35µm | △（混在） | ◯ | × | STIの試行導入 |
| 0.25µm | ◯ | ◯ | △（一部採用） | STI標準化開始 |
| 0.18µm | ◯ | ◯ | ◯（TiSi₂） | サリサイド正式導入 |
| 0.13µm | ◯ | ◯ | ◯（CoSi₂） | 抵抗対策・寸法対策本格化 |
| 90nm | ◯ | ◯ | ◯（NiSi） | NiSiによるリーク低減 |
🖼️ 図解ガイド（後日補完）｜Illustration Guide (to be added)
| 図番号 | 内容 – Description |
|---|---|
| Fig.1 | LOCOS vs STI cross-section (Bird’s beak vs planar isolation) |
| Fig.2 | LDD構造と電界分布イメージ |
| Fig.3 | サリサイド形成プロセスフロー |
Visuals support structural understanding of each concept.
📎 教育的補足｜Design Implications in Education
| 技術 | 設計ルールへの影響 / Impact on Design Rules |
|---|---|
| STI | N+/P+間距離、ウェル間距離の最小化が可能 |
| LDD | HCI耐性向上とパフォーマンス設計のトレードオフ理解 |
| サリサイド | コンタクト形成の制限緩和、高密度レイアウト対応 |
🧠 本節のまとめ｜Summary
| 要点 / Key Takeaway | 説明 / Explanation |
|---|---|
| STI | 面積効率とリーク抑制を両立する隔離技術 |
| LDD | 高電界の緩和による信頼性向上 |
| サリサイド | 抵抗低減と寸法縮小を支援 |
📘 次節への接続｜Lead-in to Section 3.3
👉 次節 3.3 配線・リソグラフィ技術の進化 では、
AlからCuへの材料革新、多層化技術、OPCやハーフトーンマスクといった
微細化を支えた配線＆露光技術の進化を扱います。
In Section 3.3, we’ll explore interconnect innovations such as Cu wiring, multi-layer stacks, and lithography advances like OPC and RET.