🧮 3.1 ノード縮小の歴史と寸法ルールの変遷
3.1 History of Node Scaling and Design Rule Evolution
🧭 概要｜Overview
本節では、CMOS技術における「ノード縮小」の意味を明確にし、
0.5µmから90nmまでのプロセス進化とリソグラフィ技術・設計ルールの関係性を整理します。
This section clarifies what “node scaling” truly meant in CMOS history,
tracing how lithography and layout design rules evolved from 0.5µm to 90nm generations.
📌 ムーアの法則の意味と誤解
📘 Moore’s Law: Meaning and Misconceptions
- ムーアの法則（1965年）：IC上のトランジスタ数は18〜24か月で倍増
- しかし、これは物理寸法が2年ごとに半分になることとは異なる
- 現実には、線幅・レイアウトルール・歩留まり・露光限界の総合設計が求められた
- Moore’s Law (1965): The number of transistors on a chip doubles every 18–24 months
- ⚠️ This does not mean that physical dimensions halve every two years
- Actual node generations involved comprehensive evolution: lithography, layout rules, and yield engineering
📏 技術ノードと寸法ルールの変遷｜Node Generations and Rule Evolution
| Node | Gate | Cont | M1 | Spacing | Isolation | Notes |
|---|---|---|---|---|---|---|
| 0.5µm | ~600nm | 0.5µm | 0.6µm | 0.6µm | LOCOS | i線露光 |
| 0.35µm | ~400nm | 0.4µm | 0.5µm | 0.5µm | LOCOS/STI併存 | LDD導入 |
| 0.25µm | ~280nm | 0.3µm | 0.4µm | 0.4µm | STI | KrF, CMP |
| 0.18µm | ~210nm | 0.25µm | 0.3µm | 0.3µm | STI | OPC導入 |
| 0.13µm | ~160nm | 0.22µm | 0.25µm | 0.25µm | STI | Cu導入 |
| 90nm | ~120nm | 0.18µm | 0.2µm | 0.22µm | STI | ArF, OPC強化 |
※ 設計ルールはPDKやメーカーによって異なるが、トレンドとしての代表値を示している
※ Values vary by PDK/vendor; table shows typical trends
🔬 リソグラフィ技術の推移｜Lithography Progression
| ノード | 露光波長 Exposure λ |
解像度強化手法 Enhancement Techniques |
|---|---|---|
| 0.5µm〜0.35µm | i線（365nm） | 単純縮小 Simple shrink |
| 0.25µm〜0.18µm | KrF（248nm） | NA向上, STIで自由度増加 |
| 0.13µm〜90nm | ArF（193nm） | OPC導入, ハーフトーンマスク |
- λ/NA の限界を超えた領域では、OPCや特殊マスクが不可欠に
- 技術導入は解像度だけでなく歩留まりの確保がカギ
🔧 リソグラフィの限界（Rayleigh解像度式）
解像度の限界は以下の Rayleigh 式で示される：
\[\text{Resolution} = k_1 \cdot \frac{\lambda}{\mathrm{NA}}\]- λ：露光波長、NA：開口数、k₁：プロセス係数
- k₁が0.25以下になると、OPCや位相シフトマスクなどの補償技術が必須
At k₁ < 0.25, techniques like OPC (Optical Proximity Correction) and Phase-Shift Masks (PSM) are indispensable.
🛠 OPCとハーフトーンマスクの導入｜OPC and Halftone Phase-Shift Mask
🔍 OPC（光近接効果補正）｜Optical Proximity Correction
- 微細パターンは露光で形状が歪む
- OPCは補助構造・形状修正をレイアウトに加え、露光像を補正
- 効果例：
- Line-end短縮防止
- Edge rounding緩和
- 密・疎パターンの解像度差補正
🖨️ ハーフトーンマスク｜Halftone Phase-Shift Masks (RET)
- ArF露光（193nm）ではλより微細なパターン形成が困難
- ハーフトーンマスクで透過率を制御し、露光コントラストを強化
- 結果として：
- 細線パターンのエッジ再現性が向上
- 重なり・重畳干渉を回避し、高精度パターン形成が可能
📐 設計ルールの本質｜Design Rules ≠ Minimum Features
- 多くの資料で「ノード＝最小線幅」と説明されるが、実際の設計ルールはもっと複雑
- 物理ゲート長（Lgate）だけでなく：
- Contact寸法（Cont）
- Metal配線幅（M1）
- 間隔（Spacing）
- これら全体が設計性能・密度・ESD耐性・寄生成分に影響
“Node = Minimum Feature” is a misleading simplification.
Real-world layout rules involve multiple constraints (Cont, Metal, Spacing, etc.)
→ These rules determine yield, performance, reliability.
🧠 本節のまとめ｜Summary
| 観点 / Aspect | 要点 / Key Takeaways |
|---|---|
| ノード定義 | 単なる線幅ではなく、プロセス/設計ルール全体の進化指標 Not just a line width, but a total process-design indicator |
| リソグラフィ | KrF, ArF, OPCにより微細化限界を突破 KrF → ArF → OPC enabled sub-wavelength resolution |
| 設計ルール | 多層構造の寸法制約の相互作用が性能を決める Interplay of layout dimensions defines design viability |
📘 次節への接続｜Lead-in to Section 3.2
👉 次節 3.2 CMOS構造の進化と設計影響 では、
STI（Shallow Trench Isolation）やLDD（Lightly Doped Drain） といった構造技術の導入が
寸法限界・電気特性・ESD設計にどう影響したかを解説します。
In Section 3.2, we’ll explore how STI and LDD revolutionized CMOS structure and impacted layout rules and reliability.